JPH0981540A - データ駆動型情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 データフローグラフを容易にデバッグできる
データ駆動型情報処理装置を提供する。 【解決手段】 データ駆動型情報処理１は、データパケ
ットを処理するための本体処理部１３と、本体処理部１
３が出力したデータパケットを、引続き本体処理部１３
で処理すべきか、または外部に出力すべきかを判定する
際に利用される情報を格納するレジスタ１６と、本体処
理部１３の出力を本体処理部１３と出力処理部１５のど
ちらに与えるかをレジスタ１６の内容とデータパケット
の内容とに従って判定し、分岐させるための分岐部２４
とを含む。分岐部２４は、分流指定端子２０が分流を指
定する値に設定されているときに、データパケットを引
続き本体処理部１３により処理すべきと判定したときに
は、当該データパケットの複製を作成し出力処理部１５
に与える複製機能を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データフローグラ
フを実行するデータ駆動型情報処理装置に関し、特に、
実行すべきデータフローグラフのデバッグを容易に行な
うことができるデータ駆動型情報処理装置に関する。

【０００２】

【従来の技術】データ駆動型プロセッサでは、「ある処
理に必要なデータがすべて揃い、かつ、その処理に必要
な演算処理のための資源が割当てられたときに処理を行
なう」という単純な規則に従って処理が並列に進行す
る。データは、その宛先情報とともにデータパケットに
より伝送される。

【０００３】図１１に、従来の映像信号処理向きデータ
駆動型情報処理システムのブロック構成図を示す。図１
１を参照して、この従来のシステムは、データ駆動型プ
ロセッサ６１と、画像メモリ部１１とを含む。画像メモ
リ部１１は、メモリインタフェース２と画像メモリ３と
を含む。

【０００４】データ駆動型プロセッサ６１は、入力ポー
トＩＡ、ＩＢおよびＩＶと、出力ポートＯＡ、ＯＢおよ
びＯＶとを含む。入力ポートＩＡおよびＩＢには、伝送
路７および８がそれぞれ接続され、処理されるべき映像
信号を含むデータパケットが与えられる。入力ポートＩ
Ｖには伝送路５が接続され、画像メモリ部１１において
行なわれる画像メモリ３に対するアクセス結果を含むデ
ータパケットが与えられる。出力ポートＯＡおよびＯＢ
には伝送路９および１０がそれぞれ接続され、当該シス
テムにおいて行なわれた処理結果データを含むデータパ
ケットが出力される。出力ポートＯＶには伝送路４が接
続され、画像メモリ部１１をアクセスするためのデータ
を含むデータパケットがメモリインタフェース２に対し
て送出される。

【０００５】メモリインタフェース２および画像メモリ
３はメモリアクセス制御線６を介して相互に接続されて
いる。このメモリアクセス制御線６上を伝送されるデー
タもデータパケットである。

【０００６】図１２に、図１１に示されるシステム内の
データ伝送路７〜１０を介して伝送されるデータパケッ
トのフィールド構成の例を示す。プロセッサ６１に対し
て入出力されるデータパケット１２０は、プロセッサ内
での処理の内容を示す命令コード１２２と、当該データ
パケットを処理すべきデータ駆動型プロセッサをシステ
ム内で一意に指定するためのプロセッサ番号１２４と、
当該データパケットを処理すべきプロセッサ上で実行さ
れるべき命令を一意に指定するためのノード番号１２６
と、データ伝送路７または８からプロセッサ６１に対し
て入力される時点において、入力時系列の順序に従って
つけられている識別子である世代番号１２８と、データ
１３０とを含む。世代番号１２８は、プロセッサ６１に
おいてはデータの待合せの際に利用され、メモリインタ
フェース２に対しては、画像メモリ３に対するアドレス
としての意味を持つ。

【０００７】なお図１２に示されるように、この例では
命令コード１２２と、プロセッサ番号１２４と、ノード
番号１２６と、世代番号１２８と、データ１３０とはそ
れぞれ８ビット、９ビット、６ビット、２４ビット、１
２ビットというビット長を有するが、これら各フィール
ドのビット長と、またデータパケット全体のパケット長
とは、これ以外の値もとり得る。

【０００８】データ処理時には図１１に示すシステムは
次のように動作する。入力ポートＩＡまたはＩＢを介し
て、世代番号を持つ信号入力パケットが時系列的にプロ
セッサ６１に与えられる。プロセッサ６１は、予め映像
処理のためのデータフロープログラムを記憶している。
プロセッサ６１は、与えられるデータをこのプログラム
に基づいて処理し、処理結果を出力ポートＯＡまたはＯ
Ｂのいずれか一方のポートを介して送出する。

【０００９】画像メモリ３に対するアクセス（画像メモ
リ３に記憶されたデータの参照／更新など）が必要とな
った場合には、プロセッサ６１の出力ポートＯＶを介し
て、画像メモリ部１１に、画像メモリ３に対するアクセ
ス要求を格納したデータパケットが送出される。メモリ
インタフェース２は、このアクセス要求を受取るとメモ
リアクセス制御線６を介して画像メモリ３に対してアク
セスを行ない、その結果データを格納したデータパケッ
トを伝送路５を介してプロセッサ６０の入力ポートＩＶ
に与える。プロセッサ６０は、入力ポートＩＶを介して
与えられたデータパケットを受取り、前述のデータフロ
ープログラムに基づいて処理を続行する。

【００１０】図１３に、従来の映像処理向きデータ駆動
型システムで使用されるデータ駆動型プロセッサ６１の
ブロック構成図を示す。図１３を参照して、従来のデー
タ駆動型プロセッサ６１は、その入力端に入力ポートＩ
ＡおよびＩＢが接続される入力処理部１７と、合流部１
２と、データフロープログラムを記憶し、それに基づい
て処理を実行する本体処理部１３と、分岐部１４と、そ
の出力端に出力ポートＯＡおよびＯＢが接続される出力
処理部１５と、ネットワークを組むシステム内で当該プ
ロセッサ６１を一意に識別するための識別番号ＰＥ＃を
記憶するためのＰＥ＃レジスタ１６と、データパケット
を出力ポートＯＡおよびＯＢのいずれに送出するかを決
定するための分岐条件が格納された分岐制御パラメータ
レジスタ群１８とを含む。

【００１１】入力処理部１７は、入力ポートＩＡまたは
ＩＢを介して入力されるデータパケットを受け、当該入
力パケット中のプロセッサ番号とＰＥ＃レジスタ１６の
内容とを比較して、比較結果に従ってデータパケットを
合流部１２または出力処理部１５に選択的に与えるため
のものである。より具体的には、入力処理部１７は、入
力データパケット中のプロセッサ番号とＰＥ＃レジスタ
１６の内容とが一致した場合にはこのデータパケットを
自プロセッサ宛のパケットと判断し、合流部１２に与え
る。そうでない場合には入力処理部１７は、当該パケッ
トを他のプロセッサ宛のパケットであると判断し、当該
入力パケットを出力処理部１５に与える。

【００１２】合流部１２は、入力処理部１７から与えら
れるデータパケットと、後述する分岐部１４から与えら
れるデータパケットとを合流させ、本体処理部１３に与
えるためのものである。本体処理部１３は、合流部１２
から与えられるデータパケットを、所定のデータフロー
プログラムに従って処理するためのものである。この際
仮に画像メモリ３（図１１参照）に対するアクセスが必
要な場合には、本体処理部１３は出力ポートＯＶを介し
て画像メモリ部１１に処理パケットを送出する。画像メ
モリ部１１において処理された結果のデータパケット
は、入力ポートＩＶを介してデータ駆動型プロセッサ６
１に受取られる。

【００１３】分岐部１４は、本体処理部１３から出力さ
れるデータパケットを受け、当該データパケット内のプ
ロセッサ番号と、ＰＥ＃レジスタ１６の内容とが一致す
るか否かに従って、当該データパケットを出力処理部１
５または合流部１２に選択的に与えるためのものであ
る。より具体的には、分岐部１４は、入力されたデータ
パケットのプロセッサ番号とＰＥ＃レジスタ１６の内容
とが一致すれば、当該データパケットを合流部１２に与
える。さもなければ分岐部１４は当該入力データパケッ
トを出力処理部１５に与える。

【００１４】出力処理部１５は、分岐部１４または入力
処理部１７から与えられるデータパケットを受け、当該
入力データパケット中のプロセッサ番号または世代番号
を参照して、予め分岐制御パラメータレジスタ群１８に
設定された分岐条件に従って、出力ポートＯＡまたはＯ
Ｂのいずれか一方に選択的にデータパケットを出力する
ためのものである。

【００１５】上述の図１３に示すような構成を有するデ
ータ駆動型プロセッサはたとえば、特開平６−１６２２
２８号公報に開示されている。同公報に開示されたデー
タ駆動型プロセッサ装置では、ＩＤパラメータレジスタ
（ＰＥ）と、分岐比較データパラメータレジスタ（Ｒ
Ｄ）と、分岐比較マスクパラメータレジスタ（ＲＭ）の
３種のレジスタが分岐制御パラメータレジスタ群１８と
して用意されている。このうち、ＩＤパラメータレジス
タ（ＰＥ）は、図１３に示すＰＥ＃レジスタ１６と等価
であると考えられるので、図１３に示される装置は特開
平６−１６２２２８号公報に示されているデータフロー
プロセッサ装置と同等であり、分岐制御パラメータレジ
スタ群１８としては、分岐比較データパラメータレジス
タと分岐比較マスクパラメータレジスタとの２種類のレ
ジスタがあれば十分であると考えられる。特開平６−１
６２２２８号公報に従えば、分岐条件は次の式で表わさ
れる。

【００１６】 （ＲＭ．ａｎｄ．ｐｅ＃）．ｅｘｏｒ．（ＲＭ．ａｎｄ．ＲＤ）…（１） なお式（１）において、ＲＭおよびＲＤはそれぞれ、分
岐比較マスクパラメータレジスタＲＭおよび分岐比較デ
ータパラメータレジスタＲＤに格納されている値であ
る。また、ｐｅ＃は、出力処理部１５に対する当該入力
パケット中のプロセッサ番号である。演算子ａｎｄおよ
びｅｘｏｒはそれぞれ、ビットごとの論理積およびビッ
トごとの排他的論理和を表わす。

【００１７】ｅｘｏｒ演算に対する非演算子（ＲＭ．ａ
ｎｄ．ｐｅ＃）と（ＲＭ．ａｎｄ．ＲＤ）とが一致する
と、式（１）の値は０となる。この場合出力処理部１５
は、入力されたデータパケットを出力ポートＯＡを介し
て伝送路９上に出力する。ｅｘｏｒ演算に対する被演算
子（ＲＭ．ａｎｄ．ｐｅ＃）と（ＲＭ．ａｎｄ．ＲＤ）
とが不一致の場合、式（１）の結果は０とはならない。
この場合には出力処理部１５は、入力されたデータパケ
ットを出力ポートＯＢを介して伝送路１０上に出力す
る。

【００１８】図１４に、従来のデータ駆動型プロセッサ
６１の分岐部１４の機能的な構成を示す。図１４を参照
して、分岐部１４は、本体処理部１３から与えられるデ
ータパケット中のプロセッサ番号と、ＰＥ＃レジスタ１
６の内容とを比較し、その判定結果を出力するための分
岐先判定部１４２と、分岐先判定部１４２の出力によっ
て制御され、本体処理部１３から与えられるデータパケ
ットを一方端子ａを介して合流部１２に、または他方端
子ｂを介して出力処理部１５に選択的に出力するための
セレクタ１４１とを含む。

【００１９】たとえば分岐先判定部１４２は、データパ
ケット中のプロセッサ番号とＰＥ＃レジスタ１６の内容
とが一致した場合には「１」を、不一致のときには
「０」をセレクタ１４１に与える。セレクタ１４１は、
分岐先判定部１４２の出力が「１」のときにはデータパ
ケットを合流部１２に与え、「０」のときには出力処理
部１５に与える。

【００２０】図１５に、従来の分岐部１４のより具体的
な構成を、合流部１２および出力処理部１５の関連部分
とともに示す。図１５を参照して、分岐部１４は、デー
タパケットが伝搬するパイプラインを構成するデータ伝
送路７２、７４、７６およびデータラッチ回路５４、５
６を含む。データ伝送路７２の入力側は本体処理部１３
内のデータラッチ回路（図示せず）に接続されている。
データ伝送路７６は分岐し、合流部１２のデータラッチ
回路６０の入力と、出力処理部１５内のデータラッチ回
路５８の入力とに接続されている。

【００２１】分岐部１４はさらに、これらデータラッチ
回路５４、５６によるデータのラッチのタイミングを制
御するための転送制御素子４４および４６を含む。同様
に合流部１２は転送制御素子５０を、出力処理部１５は
転送制御素子４８をそれぞれ含む。転送制御素子４４、
４６、４８および５０はそれぞれ、データラッチ回路５
４、５６、５８および６０によるデータのラッチのタイ
ミングを制御するためのクロックパルスを生成し、それ
ぞれ対応のデータラッチ回路に与えるためのものであ
る。各転送制御素子４４、４６、４８、５０は、データ
保持信号ＣＩの入力と、データ保持信号ＣＯ＊（本願明
細書では以下、図において信号名上に付されたオーバー
バーを「＊」で表わすものとする。）の出力と、後段か
らの空き信号ＲＩの入力と、前段への空き信号ＲＯ＊の
出力とを有している。転送制御素子４４、４６、４８、
５０はそれぞれ、データ保持信号ＣＯ＊、ＣＩ、空き信
号ＲＯ＊、ＲＩを前段および後段の転送制御素子と交信
することにより、データラッチ上のデータの伝搬を制御
する。

【００２２】分岐部１４はさらに、本体処理部１３から
データラッチ回路５４を介して与えられるデータパケッ
ト内のプロセッサ番号と、ＰＥ＃レジスタ１６の内容と
を比較し、一致した場合は「１」を、不一致の場合には
「０」となる信号をデータラッチ回路５６の入力に与え
る一致判定回路４２と、転送制御素子４６のＣＯ＊出力
に入力が接続されたインバータ９０と、インバータ９０
の出力に一方入力が、データラッチ回路５６を介して一
致判定回路４２の出力に他方入力が接続されたＮＡＮＤ
回路８２と、データラッチ回路５６を介して一致判定回
路４２の出力に入力が接続されたインバータ９２と、イ
ンバータ９０および９２にそれぞれ接続された２つの入
力を有するＮＡＮＤ回路８６と、転送制御素子５０およ
び４８の出力ＯＲ＊にそれぞれ接続された２つの入力を
有するＡＮＤ回路８８とを含む。ＮＡＮＤ回路８２の出
力は転送制御素子５０の入力ＣＩに接続される。ＮＡＮ
Ｄ回路８６の出力は転送制御素子４８の入力ＣＩに接続
される。

【００２３】図１５に示す分岐部１４の動作について簡
単に説明する。まず、本体処理部１３からのデータパケ
ット内のプロセッサ番号とＰＥ＃レジスタ１６の内容と
が一致する場合を考える。一致判定回路４２の出力はハ
イレベルとなる。また、転送制御素子４４、４６、５０
および４８から出力されている信号ＣＯ＊およびＲＯ＊
がいずれもハイレベルであるものとする。この場合転送
制御素子４６への空き信号ＲＩはハイレベルとなってい
る。このように後段からの空き信号ＲＩがハイレベルと
なっている場合、後段では前段からのデータを受けるこ
とが可能であることを示す。逆に後段からの空き信号Ｒ
Ｉがローレベルであれば、後段ではデータを受信する準
備ができていないことを示す。

【００２４】転送制御素子４６への前段からのデータ保
持信号ＣＩがローレベルに立下がると、転送制御素子４
６は前段に与える空き信号ＲＯ＊をローレベルに立下げ
る。前段の転送制御素子４４は、転送制御素子４６から
与えられる空き信号ＲＩがローレベルとなったことに応
答して、データ保持信号ＣＯ＊をハイレベルに立上げ
る。転送制御素子４６は、データ保持信号ＣＩがハイレ
ベルに立上がったことに応答して、データラッチ５６に
対してクロックパルスＣＰを立上げるとともに、空き信
号ＲＯ＊をローレベルに立下げる。データラッチ回路５
６は、クロックパルスの立上りに応答してデータラッチ
回路５４および一致判定回路４２の出力をラッチする。

【００２５】さらに転送制御素子４６は、ラッチパルス
ＣＰの立上がりに応答してデータ保持信号ＣＯ＊をロー
レベルに立下げる。インバータ９０の出力はローレベル
からハイレベルに立上がる。前述のように一致判定回路
４２の出力はハイレベルであるため、ＮＡＮＤ回路８２
の出力はハイレベルからローレベルに立下がる。転送制
御素子５０は、データ保持信号ＣＩがローレベルとなっ
たことに応答して、空き信号ＲＯ＊をハイレベルからロ
ーレベルに立下げる。

【００２６】一方インバータ９２の出力はローレベルで
あるため、ＮＡＮＤ回路８６の出力は、インバータ９０
の出力にかかわらず常にハイレベルである。転送制御素
子４８は動作せず、その空き信号ＲＯ＊はハイレベルの
ままである。

【００２７】ＡＮＤ回路８８の出力は、転送制御素子５
０の空き信号ＲＯ＊がローレベルとなったことに応答し
てローレベルとなる。転送制御素子４６は、空き信号Ｒ
Ｉがローレベルとなったことに応答してラッチパルスＣ
Ｐをローレベルに立下げるとともに、データ保持信号Ｃ
Ｏ＊をローレベルからハイレベルに立上げる。転送制御
素子５０はこれに応答してデータラッチ回路６０へのク
ロックパルスを立ち上げてデータをラッチさせるととも
に、空き信号ＲＯ＊を再びハイレベルに立上げ、それに
よって転送制御素子４６の空き信号ＲＩもハイレベルに
立上がる。このとき転送制御素子４８は動作しない。す
なわち、この場合、分岐部１４でデータラッチ回路５６
にラッチされたデータは、合流部１２のデータラッチ回
路６０のみにラッチされ、出力処理部１５のデータラッ
チ回路５８にはラッチされない。

【００２８】一方、一致判定回路４２の出力が不一致を
示す値、すなわち「０」である場合には、分岐部１４内
の各回路の動作は上述とは逆になり、データラッチ回路
５６のデータは出力処理部１５のデータラッチ回路５８
のみにラッチされ、合流部１２のデータラッチ回路６０
にはラッチされない。

【００２９】したがって一致判定回路４２による判定結
果に従って、分岐部１４がデータを合流部１２と出力処
理部１５とに選択的に出力させることとなり、データの
分岐が実現できる。

【００３０】図１６は、４台の映像処理向きデータ駆動
型プロセッサ６１を用いたシステムの構成例である。図
１６を参照して、このシステムの４つのプロセッサ６１
にはそれぞれ、当該プロセッサを一意に識別するための
識別番号ＰＥ＃０、ＰＥ＃１、ＰＥ＃２およびＰＥ＃３
が割当てられる。これら識別記号０〜３は、それぞれの
プロセッサ６１のＰＥレジスタ１６に格納される（図１
０参照）。以下、各プロセッサ６１に割当てられた識別
番号を用いてプロセッサを特定しながら説明する。

【００３１】図１６に示すシステムにおいては、どのプ
ロセッサからも他の任意のプロセッサにデータパケット
を与えることができるようにネットワークが形成されて
いる。たとえばプロセッサＰＥ＃０からプロセッサＰＥ
＃１にデータパケットを与える場合を考える。この場合
まず、プロセッサＰＥ＃０の出力ポートＯＡから、図１
２に示すプロセッサ番号１２４を目標のプロセッサＰＥ
＃１の識別番号に設定したデータパケットを出力する。
当該データパケットは、一旦プロセッサＰＥ＃３の入力
ポートＩＡに与えられる。当該データパケットはその
後、プロセッサＰＥ＃３の出力ポートＯＡから出力さ
れ、目標のプロセッサＰＥ＃１の入力ポートＩＡに与え
られる。

【００３２】こうしたネットワークを構成するには、各
プロセッサの分岐制御パラメータレジスタ群のＲＭ、Ｒ
Ｄを、図１６に示すように設定すればよい。各プロセッ
サでの出力ポートの選択の判定には、上述の式（１）が
用いられるものとする。

【００３３】図１６に示される例では、各プロセッサで
の出力ポートの選択は次のように行なわれる。

【００３４】プロセッサＰＥ＃０では、出力データパケ
ット中のプロセッサ番号１２４の最下位ビットが１であ
れば出力ポートＯＡを選択し、それ以外の場合には出力
ポートＯＢを選択する。プロセッサＰＥ＃１では、デー
タパケット中のプロセッサ番号１２４の最下位ビットが
０であれば出力ポートＯＡを選択し、他の場合には出力
ポートＯＢを選択する。プロセッサＰＥ＃２およびプロ
セッサＰＥ＃３では、データパケット中のプロセッサ番
号１２４が０〜３であれば出力ポートＯＡを選択し、そ
れ以外の場合には出力ポートＯＢを選択する。

【００３５】図１７に、データ駆動型プロセッサで実行
される一例として簡単なフローグラフを示す。図１７に
示すデータフローグラフは、入力データをｘとしたと
き、ｙ＝（ｘ＋２）（ｘ−１）を求めるプログラムであ
る。

【００３６】図１７を参照して、このデータフローグラ
フは入力ノード１０２と、入力ノード１０２から与えら
れるデータを複製して２つに分岐させるコピーノード１
０４と、コピーノード１０４から与えられるデータに
「２」を加算する「＋」ノード１０６と、コピーノード
１０４から与えられるデータから１を減算する「−」ノ
ード１０８と、「＋」ノード１０６および「−」ノード
１０８から与えられるデータを乗算するための「＊」ノ
ード１１０と、ノード１１０からのデータが与えられる
出力ノード１１２とを含む。このデータフローグラフに
よれば、出力ノード１１２にはｙ＝（ｘ＋２）（ｘ−
１）が得られるはずである。

【００３７】このデータフローグラフを実行するシステ
ムの構成例を図１８に示す。図１８は、１台の映像処理
向きデータ駆動型プロセッサ６０を用いている。このプ
ロセッサ６０には、識別番号ＰＥ＃０が割当てられてい
る。このプロセッサＰＥ＃０に、図１７に示す簡単なデ
ータフローグラフを割当てた場合の、プロセッサＰＥ＃
０の動作について説明する。

【００３８】プロセッサＰＥ＃０の入力ポートＩＡに、
入力データ値ｘを格納したデータパケットが与えられ
る。このデータパケットのプロセッサ番号１２４（図１
２）は、プロセッサＰＥ＃０の識別番号である。また図
１２に示す命令コード１２０はコピーノードに対応する
コピー命令である。

【００３９】データパケットは図１３を参照して、入力
処理部１７に与えられる。入力処理部１７は、当該デー
タパケットが自プロセッサを宛先とすると判断し、この
データパケットを合流部１２を経て本体処理部１３に与
える。本体処理部１３では、入力データパケットにより
「コピー」ノードに対応する処理が実行され、結果とし
て入力データパケットとその複製とが出力される。この
２つのデータパケットのノード番号は、それぞれ図１７
に示す「＋」演算と「−」演算とを表わしている。また
それぞれのデータパケットのプロセッサ番号１２４（図
１２参照）は共にプロセッサＰＥ＃０を表わしている。

【００４０】複製後の２つのデータパケットは本体処理
部１３から出力され、分岐部１４に与えられる。分岐部
１４は、入力されたデータパケットのいずれについて
も、そのプロセッサ番号１２４（図１２参照）がＰＥ＃
レジスタ１６の内容と一致しているため、これらデータ
パケットを合流部１２に与える。このデータパケットは
再び本体処理部１３に与えられ、それぞれ「＋」と
「−」の演算が実行される。

【００４１】この演算後の２つのデータパケットはとも
にノード番号１２６（図１２参照）に「＊」ノードが設
定され、本体処理部１３から出力される。プロセッサ番
号１２４（図１２参照）にはプロセッサＰＥ＃０を表わ
す値が格納される。「＋」と「−」演算の実行の結果生
成された２個のデータパケットはいずれも本体処理部１
３から分岐部１４に与えられる。

【００４２】分岐部１４は、入力された２個のデータパ
ケットともそのプロセッサ番号１２４が自プロセッサ番
号と一致するため、いずれのデータパケットも合流部１
２に与える。合流部１２を経たこれらデータパケットは
再び本体処理部１３に与えられ、「＊」ノードの左右の
入力としてマッチングされて「＊」演算が実行される。

【００４３】「＊」演算実行後のデータパケットには、
プロセッサ番号としてたとえば「ＰＥ＃１」が付与され
るように、本体処理部１３（図１３参照）はプログラミ
ングされているものとする。このデータパケットは、本
体処理部１３から分岐部１４に与えられる。分岐部１４
は、入力されたデータパケットのプロセッサ番号１２４
が自プロセッサ番号と一致しないため、このデータパケ
ットを出力処理部１５に与える。出力処理部１５は、前
述のように分岐制御パラメータレジスタ群の設定内容に
従って出力ポートを決定する。図１８に示すようにレジ
スタが設定されている場合、データパケット内のプロセ
ッサ番号１２４に「ＰＥ＃１」が設定されている場合に
は当該データパケットは出力ポートＯＡから出力される
ことになる。

【００４４】

【発明が解決しようとする課題】上述のように図１７に
示されるデータフローグラフを図１８に示すデータ駆動
型プロセッサで実行した場合に、出力結果が正しく得ら
れない場合がある。その原因としては、データフローグ
ラフの記述ミスなどが考えられる。このような場合、デ
ータフローグラフのデバッグを行なう必要が生じる。

【００４５】従来、データフローグラフをデバッグする
１つの方法として、実行途中の演算結果を出力させるよ
うにデータフローグラフを修正し、そのようにして得ら
れた実行途中の演算結果が期待どおりのものかどうかを
調べる方法がある。図１９に、デバッグのために図１７
に示すデータフローグラフを修正した例を示す。

【００４６】図１９を参照して、この例では「＋」演算
と「−」演算との結果をいずれもプロセッサＰＥ＃０外
に出力させるような修正が行なわれている。 すなわ
ち、図１９に示すように、データフローグラフを修正
し、新たに２つのデバッグ用出力ノード１１４および１
１６を設ける。これらデバッグ用出力１１４および１１
６にはそれぞれ、「＋」ノード１０６の出力と、「−」
ノード１０８の出力とが、「＊」ノード１１０とは別に
出力される。

【００４７】こうして、図２０に示すように、たとえば
出力ポートＯＢに出力ノード１１４および１１６からの
データパケットが出力されるようにし、このデータパケ
ットの内容を調べることができる。プロセッサ外に出力
されたそれぞれの結果を期待値と比較することにより、
データフローグラフのどの部分に誤りがあるかを調べる
ことができる。

【００４８】図１７に示した例は非常に簡単なデータフ
ローグラフであるため、デバッグを行なうようにこのデ
ータフローグラフを修正することはそれほど困難ではな
い。しかし、実用的な目的のために使用されるデータフ
ローグラフははるかに複雑であり、どの部分の中間結果
を出力すれば容易にデバッグできるのかがよくわからな
い場合が通常である。デバッグを容易に行なえるような
中間結果を得るために、試行錯誤的にデータフローグラ
フを何度も修正することが多い。このため、従来のシス
テムではデータフローグラフのデバッグの効率が悪く、
システムの構築に長時間を要するという問題が生じてい
た。

【００４９】それゆえに、請求項１に記載の発明は、デ
ータフローグラフのデバッグを容易にかつ効率的に行な
うことができるデータ駆動型情報処理装置を提供するこ
とを目的とする。また請求項２または３に記載の発明
は、テスト時にはデータフローグラフのデバッグを容易
かつ効率的に行なえるように動作するとともに、テスト
時以外には通常と同様の動作を行なうような切換が容易
にできるデータ駆動型情報処理装置を提供することを目
的とする。

【００５０】

【課題を解決するための手段】請求項１に記載のデータ
駆動型情報処理装置は、データパケットを受ける入力ポ
ートと、データパケットを出力するための出力ポート
と、入力ポートを介して入力されたデータパケットを処
理するための処理手段と、処理手段により出力されたデ
ータパケットを、引続き処理手段で処理すべきか、また
は外部に出力すべきかを判定する際に利用される情報を
格納するための格納手段と、処理手段により出力された
データパケットを処理手段により引続き処理すべきか、
または外部に出力すべきかを、当該データパケットの内
容と、格納手段に格納された情報とに従って判定し、判
定結果に従ってデータパケットを処理手段と出力ポート
とのいずれかに分岐させるための分岐手段とを含み、分
岐手段は、データパケットを処理手段により引続き処理
すべきと判定したときには、当該データパケットの複製
を作成し出力ポートに与える複製機構を有することを特
徴とする。

【００５１】請求項２に記載のデータ駆動型情報処理装
置は、請求項１に記載のデータ駆動型情報処理装置であ
って、分岐手段は、外部から与えられる分流指定信号に
従って、複製機構を可能化し、または不能化するための
機構をさらに有することを特徴とする。

【００５２】請求項３に記載のデータ駆動型情報処理装
置は、請求項１に記載のデータ駆動型情報処理装置であ
って、分岐手段は、分流指定情報を保持するための記憶
手段と、記憶手段に保持された分流指定情報に従って、
複製機構を可能化し、または不能化するための機構とを
さらに有することを特徴とする。

【００５３】いずれの請求項に記載のデータ駆動型情報
処理装置においても、データパケットを引続き処理手段
で処理すべきと判定された場合には、そのデータパケッ
トの複製を複製機構が作成し、出力ポートを介して外部
に出力する。通常であれば内容を知ることができない、
内部のみを巡回するデータパケットの内容をデータフロ
ーグラフを変更することなく確認することができるの
で、データフローグラフのデバッグが容易になる。

【００５４】また請求項２または３に記載のように、外
部から分流指定信号を与え、または分流指定情報を保持
する記憶手段を設け、分流指定信号または分流指定情報
に応じて、複製機構を可能化し、または不能化すること
により、テスト時には外部に複製データパケットを出力
し、通常動作時にはそのようなデータパケットを作成し
ないようにすることが容易にできる。

【００５５】

【発明の実施の形態】以下、本願発明の実施形態を詳細
に説明する。

【００５６】図１に、本願発明のデータ駆動型情報処理
装置の実施形態１に係るデータ駆動型プロセッサ１を含
む映像信号処理向きデータ駆動型情報処理システムのブ
ロック構成図を示す。図１に示すシステムは図１１に示
す従来のデータ駆動型プロセッサ６１を用いたシステム
とは、データ駆動型プロセッサ６１に代えて本願発明に
係るデータ駆動型プロセッサ１を使用している点を除い
て同じである。したがってここでは以下に述べるデータ
駆動型プロセッサ１の詳細な説明を除き、他の部分につ
いては詳細な説明は繰返さない。

【００５７】図１に示されるように、データ駆動型プロ
セッサ１に対しては、データ駆動型プロセッサ１をデバ
ッグモードで動作させるか、通常動作モードで動作させ
るかを外部で設定するための分流指定信号を与える分流
指定端子２０が設けられている。以下に述べる実施形態
では、分流指定端子２０の信号が「０」であれば図１１
および図１３に示す従来のデータ駆動型プロセッサ６０
と全く同一の動作を行なう。分流指定端子２０の設定が
「１」であれば、このデータ駆動型プロセッサ１は、従
来はデータ駆動型プロセッサ１の内部のみで処理されて
いたデータパケットの複製を出力ポートＯＡまたはＯＢ
のいずれか一方に出力するようになっている。そうした
動作に必要な構成について図２以下を参照して説明す
る。

【００５８】図２を参照して、本願発明の実施形態１に
係るデータ駆動型プロセッサ１は、図１３に示す従来の
データ駆動型プロセッサ６１とほぼ同様であるが、図１
３に示す分岐部１４に代えて、分流指定端子２０からの
分流指定信号に従って、デバッグモードの動作と、通常
動作時の動作とを切換えて行なう分岐部２４を含むこと
を特徴とする。データ駆動型プロセッサ１のその他の部
分の構成は、図１３に示す従来のデータ駆動型プロセッ
サ６１のものと同一である。図２と図１３とにおいて、
対応する部品には同一の参照符号を付し、それらの詳細
な説明はここでは繰返さない。

【００５９】図３を参照して、分岐部２４は、機能的に
は、合流部１２に接続される出力端子ａ、出力処理部１
５に接続される出力端子ｂ、ならびに合流部１２および
出力処理部１５の双方に接続される出力端子ｃを有し、
本体処理部１３から与えられるデータパケットを、制御
信号に応答してこれら３つの出力端子のいずれかに与え
るためのセレクタ２４１と、分流指定端子２０に接続さ
れ、分流指定端子２０の設定が１の場合にはセレクタ２
４１を制御して本体処理部１３から与えられるデータパ
ケットを出力端子ｃに与えるようにし、分流指定端子２
０の設定が０の場合には図１４に示す分岐先判定部１４
２と同様に動作する分岐先判定部２４２とを含む。

【００６０】この分岐部２４によれば、分流指定端子２
０の設定が１の場合には、本体処理部１３から与えられ
たデータパケットは合流部１２と出力処理部１５との双
方に与えられる。また分流指定端子２０の設定が０の場
合には、本体処理部１３から与えられるデータパケット
のプロセッサ番号とＰＥ＃レジスタ１６の内容とを比較
し、一致すればデータパケットを出力端子ａを介して合
流部１２へ、不一致であれば出力端子ｂを介して出力処
理部１５にそれぞれ与えるように動作する。

【００６１】図４に、図２に示す本願発明の実施形態１
のデータ駆動型プロセッサ１に使用される分岐部２４の
より具体的な構成を、合流部１２および出力処理部１５
の一部とともに示す。図４と図１５とにおいて、同一の
部品には同一の参照符号および名称が与えられており、
それらの機能も同一である。したがってここではそれら
についての詳しい説明は繰返さない。

【００６２】図４に示される分岐部２４が図１５に示す
従来の分岐部１４と異なるのは、インバータ９２の出力
とＮＡＮＤ回路８６の入力との間に、ＯＲ回路８４が挿
入されていることである。ＯＲ回路８４の他方の入力は
分流指定端子２０に接続されている。ＯＲ回路８４の出
力はＮＡＮＤ回路８６の入力に接続されている。その他
の点では、図４の分岐部２４は図１５に示す従来の分岐
部１４と全く同じである。

【００６３】このＯＲ回路８４を設けたことにより、分
流指定端子２０の設定が１であるときには分岐部２４は
デバッグモードで動作し、分流指定端子２０が０に設定
されているときには従来の分岐部１４と同様に動作す
る。デバッグモードにおいては、データパケットが合流
部１２に向けて分岐される場合には、そのデータパケッ
トの複製が出力処理部１５にも出力されることになる。
以下、その動作を説明する。

【００６４】まず図４を参照して、分流指定端子２０が
０に設定されている場合を考える。この場合分岐部２４
は、図１５に示す分岐部１４と全く同様に動作すること
は明らかである。まず最初に、本体処理部１３から与え
られるデータパケットのプロセッサ番号１２４と、ＰＥ
＃レジスタ１６の内容とが一致する場合について考察す
る。この場合一致判定回路４２の出力がハイレベル（図
５（Ｂ））、したがってインバータ９２の出力はローレ
ベル（図５（Ｃ））となる。分流指定端子２０がローレ
ベルに設定されているため、ＯＲ回路８４の出力はロー
レベルとなる。

【００６５】図５に示すように、初期状態として転送制
御素子４６に入力されているデータ保持信号ＣＩと空き
信号ＲＩ、転送制御素子４６から出力されているデータ
保持信号ＣＯ＊および空き信号ＲＯ＊はすべてハイレベ
ルであるものとする。このとき、転送制御素子５０への
データ保持信号ＣＩおよび転送制御素子５０からの空き
信号ＲＯ＊もハイレベルである。また転送制御素子４８
へのデータ保持信号ＣＩおよび転送制御素子４８からの
空き信号ＲＯ＊もハイレベルである。転送制御素子４６
からデータラッチ５６への信号ＣＰはローレベルであ
る。

【００６６】まず、図５（Ｄ）に示すように、転送制御
素子４６へのデータ保持信号ＣＩがハイレベルからロー
レベルに立下がる。これに応答して転送制御素子４６
は、転送制御素子４４への空き信号ＲＯ＊をハイレベル
からローレベルに立下げる（図５（Ｅ））。するとこれ
に応答して、転送制御素子４４はその出力するデータ保
持信号ＣＯ＊（転送制御素子４６へのデータ保持信号Ｃ
Ｉ）を再びハイレベルに立上げる。

【００６７】転送制御素子４６は、データ保持信号ＣＩ
がハイレベルに立上がったことに応答して、データラッ
チ５６に対してクロックパルスＣＰを与える。すなわち
転送制御素子４６からデータラッチ５６へのクロックパ
ルスＣＰはハイレベルに立上がる（図５（Ｆ））。同じ
く転送制御素子４６は、転送制御素子４４への空き信号
ＲＯ＊を再びハイレベルに立上げる（図５（Ｅ））。

【００６８】そしてクロックパルスＣＰがハイレベルに
立上がったことに応答して転送制御素子４６は、次段へ
のデータ保持信号ＣＯ＊をハイレベルからローレベルに
立下げる（図５（Ｇ））。ＮＡＮＤ回路８２に対してデ
ータラッチ回路５６を介して一致判定回路４２から与え
られる信号はハイレベルであり、したがってＮＡＮＤ回
路８２は、転送制御素子４６の出力の変化をそのまま合
流部１２の転送制御素子５０にデータ保持信号ＣＩとし
て与える（図５（Ｉ））。

【００６９】またＮＡＮＤ回路８６に対して分流指定端
子２０からローレベルの信号が与えられており、インバ
ータ９２の出力もローレベルであるため、ＮＡＮＤ回路
８６の出力はハイレベルのままとなる（図５（Ｋ））。

【００７０】転送制御素子５０は、図５（Ｊ）に示すよ
うに、その出力する空き信号ＲＯ＊をハイレベルからロ
ーレベルに立下げて（図５（Ｆ））データラッチ回路６
０に対してデータラッチのためのクロックパルスを与え
る。これによりデータラッチ回路６０に、データラッチ
回路５６のラッチデータが伝送されることになる。一方
データラッチ回路５８は動作しない。

【００７１】転送制御素子５０の出力する空き信号ＲＯ
＊がハイレベルからローレベルに変化すると、転送制御
素子４６への空き信号ＲＩもハイレベルからローレベル
に変化する（図５（Ｈ））。転送制御素子４６は、入力
される空き信号ＲＩがハイレベルからローレベルになっ
たことに応答して、クロックパルスＣＰを再びローレベ
ルに立下げる（図５（Ｆ））とともに、その出力するデ
ータ保持信号ＣＯ＊をハイレベルに立上げる（図５
（Ｇ））。これにより転送制御素子５０に与えられるデ
ータ保持信号ＣＩもローレベルからハイレベルに立上が
る（図５（Ｉ））。その結果転送制御素子５０の出力す
る空き信号ＲＯ＊は再びハイレベルに立上がる（図５
（Ｊ））。

【００７２】続いて次のデータパケットに対して一致判
定回路４２による一致判定が行なわれるとともに、転送
制御素子４６へのデータ保持信号ＣＩがローレベルに立
下げられ、次の転送サイクルが開始されることになる。

【００７３】続いて図６を参照して、一致判定回路４２
において、本体処理部１３から与えられたデータパケッ
トのプロセッサ番号とＰＥ＃レジスタ１６の内容とが一
致していないと判定された場合の分岐部２４の動作につ
いて考える。この場合一致判定回路４２の出力はローレ
ベル、したがってインバータ９２の出力はハイレベルと
なる。インバータ９２の出力がハイレベルとなるためＮ
ＡＮＤ回路８６に対してＯＲ回路８４から与えられる信
号もハイレベルとなる。したがってＮＡＮＤ回路８６
は、インバータ９０を介して転送制御素子４６から与え
られるデータ保持信号ＣＯ＊の波形変化をそのまま次段
の転送制御素子４８にデータ保持信号ＣＩとして与え
る。一方、ＮＡＮＤ回路８２に対してデータラッチ回路
５６を介して一致判定回路４２から与えられる信号はロ
ーレベルである。したがってＮＡＮＤ回路８２は、転送
制御素子４６の出力するデータ保持信号ＣＯ＊の値にか
かわらず、合流部１２の転送制御素子５０に対してはハ
イレベルのデータ保持信号ＣＩを与える。したがって転
送制御素子４６からのデータ保持信号ＣＯ＊の波形変化
は転送制御素子５０には伝搬されない。

【００７４】その結果、図６（Ａ）〜（Ｈ）の波形は図
５の対応波形と変わらないが、図６（Ｉ）および（Ｊ）
に示すように、転送制御素子５０は転送制御動作を行な
わない。したがって合流部１２のデータラッチ回路６０
はデータラッチ回路５６のデータをラッチすることはな
い。また図６（Ｋ）および（Ｌ）に示すように出力処理
部１５のデータラッチ回路５８のみがデータラッチ回路
５６のデータを受取ることになり、データパケットが出
力処理部１５のみに出力される。

【００７５】すなわちこの場合、データパケットは出力
処理部１５のみに出力され、合流部１２に対しては与え
られないことになる。

【００７６】次に分流指定端子２０が「１」に設定され
ている場合を考える。まず最初に、本体処理部１３から
与えられるデータパケットのプロセッサ番号１２４と、
ＰＥ＃レジスタ１６の内容とが一致する場合について考
察する。この場合一致判定回路４２の出力はハイレベ
ル、インバータ９２の出力はローレベルとなる。インバ
ータ９２の出力はローレベルであるが、分流指定端子２
０が１に設定されているため、ＯＲ回路８４の出力は常
にハイレベルである。

【００７７】図７に示すように、初期状態として転送制
御素子４６に入力されているデータ保持信号ＣＩと空き
信号ＲＩ、転送制御素子４６から出力されているデータ
保持信号ＣＯ＊および空き信号ＲＯ＊はすべてハイレベ
ルであるものとする。このとき、転送制御素子５０への
データ保持信号ＣＩおよび転送制御素子５０からの空き
信号ＲＯ＊もハイレベルである。また転送制御素子４８
へのデータ保持信号ＣＩおよび転送制御素子４８からの
空き信号ＲＯ＊もハイレベルである。転送制御素子４６
からデータラッチ５６へのクロックパルスＣＰはローレ
ベルである。

【００７８】まず、図７（Ｄ）に示すように、転送制御
素子４６へのデータ保持信号ＣＩがハイレベルからロー
レベルに立下がる。これに応答して転送制御素子４６
は、転送制御素子４４への空き信号ＲＯ＊をハイレベル
からローレベルに立下げる（図７（Ｅ））。するとこれ
に応答して、転送制御素子４４はその出力するデータ保
持信号ＣＯ＊（転送制御素子４６へのデータ保持信号Ｃ
Ｉ）を再びハイレベルに立上げる（図７（Ｄ））。

【００７９】転送制御素子４６は、データ保持信号ＣＩ
がハイレベルに立上がったことに応答して、データラッ
チ５６に対してクロックパルスＣＰを与える。すなわち
転送制御素子４６からのデータラッチ５６へのクロック
パルスＣＰはハイレベルに立上がる（図７（Ｆ））。同
じく転送制御素子４６は、転送制御素子４４への空き信
号ＲＯ＊を再びハイレベルに立上げる（図７（Ｅ））。

【００８０】そしてクロックパルスＣＰがハイレベルに
立上がったことに応答して転送制御素子４６は、次段へ
のデータ保持信号ＣＯ＊をハイレベルからローレベルに
立下げる（図７（Ｇ））。ＮＡＮＤ回路８２に対して一
致判定回路４２から与えられる信号はハイレベルであ
り、したがってＮＡＮＤ回路８２は、転送制御素子４６
の出力の変化をそのまま合流部１２の転送制御素子５０
にデータ保持信号ＣＩとして与える（図７（Ｉ））。

【００８１】またＮＡＮＤ回路８６に対して分流指定端
子２０からハイレベルの信号が与えられているため、Ｎ
ＡＮＤ回路８６も同様に転送制御素子４６の出力するデ
ータ保持信号ＣＯ＊の波形変化をそのまま出力処理部１
５の転送制御素子４８に対してデータ保持信号ＣＩとし
て与える（図７（Ｋ））。

【００８２】転送制御素子４８および５０は、図７
（Ｊ）（Ｋ）に示すように、その出力する空き信号ＲＯ
＊をハイレベルからローレベルに立下げて（図７
（Ｆ））にデータラッチ回路５８および６０に対してそ
れぞれデータラッチのためのクロックパルスを与える。
これによりデータラッチ回路５８および６０に、データ
ラッチ５６のラッチデータが伝送されることになる。

【００８３】転送制御素子４８および５０の出力する空
き信号ＲＯ＊のいずれか一方がハイレベルからローレベ
ルに変化すると、転送制御素子４６への空き信号ＲＩも
ハイレベルからローレベルに変化する（図７（Ｈ））。
転送制御素子４６は、入力される空き信号ＲＩがハイレ
ベルからローレベルになったことに応答して、クロック
パルスＣＰを再びローレベルに立下げる（図７（Ｆ））
とともに、その出力するデータ保持信号ＣＯ＊をハイレ
ベルに立上げる（図７（Ｇ））。これにより転送制御素
子５０および４８に与えられるデータ保持信号ＣＩもロ
ーレベルからハイレベルに立上がる（図７（Ｉ）および
（Ｋ））。その結果転送制御素子４８および５０の出力
する空き信号ＲＯ＊は再びハイレベルに立上がる（図７
（Ｊ）および（Ｌ））。

【００８４】続いて次のデータパケットに対して一致判
定回路４２による一致判定が行なわれるとともに、転送
制御素子４６へのデータ保持信号ＣＩがローレベルに立
下げられ（図７（Ｄ））、次の転送サイクルが開始され
ることになる。

【００８５】続いて図８を参照して、一致判定回路４２
において、本体処理部１３から与えられたデータパケッ
トのプロセッサ番号とＰＥ＃レジスタ１６の内容とが一
致していないと判定された場合の分岐部２４の動作につ
いて考える。この場合一致判定回路４２の出力はローレ
ベルとなり、したがってインバータ９２の出力はハイレ
ベルとなる。インバータ９２の出力がハイレベルである
ためＮＡＮＤ回路８６に対してＯＲ回路８４から与えら
れる信号もハイレベルである。したがってＮＡＮＤ回路
８６は、転送制御素子４６から与えられるデータ保持信
号ＣＯ＊の波形変化をそのまま次段の転送制御素子４８
にデータ保持信号ＣＩとして与える。

【００８６】一方、ＮＡＮＤ回路８２に対して一致判定
回路４２から与えられる信号はローレベルである。した
がってＮＡＮＤ回路８２は、転送制御素子４６の出力す
るデータ保持信号ＣＯ＊の値にかかわらず、合流部１２
の転送制御素子５０に対してはハイレベルのデータ保持
信号ＣＩを与える。したがって転送制御素子４６からの
データ保持信号ＣＯ＊の波形変化は転送制御素子５０に
は伝搬されない。

【００８７】その結果、図８（Ａ）〜（Ｈ）ならびに
（Ｋ）および（Ｌ）の波形は図７の対応波形と変わらな
いが、図８（Ｉ）および（Ｊ）に示すように、転送制御
素子５０は転送制御動作を行なわない。したがって合流
部１２のデータラッチ回路６０はデータラッチ回路５６
のデータをラッチすることはない。データラッチ回路５
８のみがデータラッチ回路５６のデータを受取ることに
なり、データパケットは出力処理部１５のみに出力され
る。

【００８８】すなわちこの場合、データパケットが出力
処理部１５のみに出力され、合流部１２に対しては与え
られないことになる。

【００８９】前述のように一致判定回路４２により、本
体処理部１３からのデータパケットのプロセッサ番号と
ＰＥ＃レジスタ１６の内容とが一致した場合、合流部１
２に対してデータパケットが与えられるとともに、その
複製が出力処理部１５にも与えられる。この場合出力処
理部１５に与えられたデータパケットは、分岐部２４で
次プロセッサ行と判断されたデータパケットの複製と考
えることができるから、そのデータパケットのプロセッ
サ番号１２４は自プロセッサ番号となっている。そして
また前述のとおり出力処理部１５は、分岐制御パラメー
タレジスタ群の設定内容とデータパケットの内容とに従
って出力ポートを決定する。

【００９０】分岐制御パラメータレジスタＲＭおよびＲ
Ｄが図９に示されようにそれぞれ「０００００００１」
に設定されている場合を考え、このプロセッサＰＥ＃０
で図１７に示すデータフローグラフを実行すると、プロ
セッサＰＥ＃０からは図９に示すようなデータパケット
が出力される。この例では、分岐部２４で複製されたデ
ータパケットのプロセッサ番号にはＰＥ＃０が設定され
ている。したがってこれらデータパケットは出力ポート
ＯＢから出力されることになる。

【００９１】以上のようにこの実施形態１に係るデータ
駆動型プロセッサでは、本体処理部１３から出力された
データパケットが再び本体処理部１３に与えられて処理
される場合には、そのデータパケットの複製がプロセッ
サ外に出力される。これらのデータパケットはデータフ
ローグラフの中間演算結果であり、従来は、データフロ
ーグラフをデバッグ用に変更しないかぎり、プロセッサ
外からその内容を確認することはできなかった。しかし
上述のようにこの実施形態１のデータ駆動型プロセッサ
によれば、データフローグラフを修正することなく、こ
の中間結果の内容をプロセッサ外から確認することがで
きる。その内容を予め用意しておいた期待値と比較する
ことにより、データフローグラフのデバッグを容易に行
なうことができる。データフローグラフを修正する必要
は全くないので、効率的にデバッグを行なうことが可能
になる。しかもデバッグが終了すれば、分流指定端子２
０の設定を０とすることにより、上述のデバッグのため
のデータパケット出力が行なわれることはなくなり、従
来のデータ駆動型プロセッサと全く同一の動作が行なえ
る。すなわちデバッグモードの動作と通常動作モードの
動作とを容易に切換えることができる。

【００９２】なおこの実施形態１における分流指定端子
２０の設定は、上述のようにデータ駆動型プロセッサ内
のみを巡回するデータパケットの複製を外部に出力する
分流指定を有効にするか無効にするかを指定するための
情報である。この設定は、分流指定端子２０のような外
部端子だけではなく、データ駆動型プロセッサに設けら
れた内蔵レジスタを使用して行なうことも可能である。
そのような分流指定レジスタ３０を設けた、本願発明の
データ駆動型情報処理装置の実施形態２に係るデータ駆
動型プロセッサ１ａのブロック構成図を図１０に示す。

【００９３】図１０を参照して、この実施形態２のデー
タ駆動型プロセッサ１ａは、図２に示すデータ駆動プロ
セッサ１の構成にさらに分流指定レジスタ３０を加え、
この分流指定レジスタ３０に対する更新および参照処理
が可能な分岐部３４を分岐部２４に代えて新たに含む点
が特徴である。

【００９４】分岐部３４は、特定の命令に応答して分流
指定レジスタ３０に値を格納させる機能をさらに含むこ
と以外には、図２および図４に示す分岐部２４と同様の
構成を有する。

【００９５】分流指定レジスタ３０の値は、データ駆動
型プロセッサを初期化する際にソフトウェア的に設定可
能である。たとえば分流指定レジスタ３０の設定を０と
すれば図１３に示す従来のデータ駆動型プロセッサと全
く同一の動作を行なう。分流指定レジスタ３０の設定を
１とすれば、データ駆動型プロセッサ１ａ内を巡回して
いたデータパケットの複製が出力処理部１５から外部に
出力され、デバッグに使用できる。この分岐部３４およ
び出力処理部１５の動作は実施形態１と同様であるの
で、ここではその詳細については繰返さない。

【００９６】以上のように本願発明の実施形態に係るデ
ータ駆動型プロセッサによれば、分岐部２４および３４
が、引続き本体処理部１３で演算を行なうデータパケッ
トを合流部１２を介して本体処理部１３に与えるととも
に、その複製のデータパケットを出力処理部１５を介し
て外部に出力する。そのため外部では処理途中の中間結
果を確認することができ、期待値と比較することによっ
てデータフローグラフのデバッグを容易に行なうことが
できる。デバッグに際して、従来のようにデータフロー
グラフを修正する必要がなく、効率的なデバッグを行な
うことが可能になる。また分流設定端子２０および分流
指定レジスタ３０の設定を通常動作を示す値とすること
により、従来と全く同一の動作に切り替えることが容易
に行なえる。

【図面の簡単な説明】

【図１】本願発明の実施形態１に係るデータ駆動型プロ
セッサを含む映像信号処理向きデータ駆動型情報処理シ
ステムのブロック構成図である。

【図２】本願発明の実施形態１に係るデータ駆動型プロ
セッサのブロック構成図である。

【図３】図２に示すデータ駆動型プロセッサの分岐部の
機能的構成を模式的に示す図である。

【図４】分岐部の構成をより具体的に示す回路ブロック
図である。

【図５】分岐部の動作を示すタイミングチャートであ
る。

【図６】分岐部の動作を示すタイミングチャートであ
る。

【図７】分岐部の動作を示すタイミングチャートであ
る。

【図８】分岐部の動作を示すタイミングチャートであ
る。

【図９】実施の形態１のデータ駆動型プロセッサによる
データパケットの出力の態様を模式的に示す図である。

【図１０】本願発明の実施形態２に係るデータ駆動型プ
ロセッサのブロック構成図である。

【図１１】従来のデータ駆動型プロセッサを含む映像処
理向きデータ駆動型情報処理システムのブロック構成図
である。

【図１２】データパケットのフィールド構成を模式的に
示す図である。

【図１３】従来のデータ駆動型プロセッサのブロック構
成図である。

【図１４】従来のデータ駆動型プロセッサの分岐部の機
能的構成を示す図である。

【図１５】従来のデータ駆動型プロセッサの分岐部の回
路ブロック図である。

【図１６】４つのデータ駆動型プロセッサを含むシステ
ムの構成図である。

【図１７】データフローグラフの一例を示す図である。

【図１８】従来のプロセッサによるデータパケットの出
力の態様を示す図である。

【図１９】デバッグのために修正されたデータフローグ
ラフを模式的に示す図である。

【図２０】従来のデータ駆動型プロセッサにおいてデバ
ッグ用に修正されたデータフローグラフを実行した場合
のデータパケットの出力の態様を模式的に示す図であ
る。

【符号の説明】

１、１ａ データ駆動型プロセッサ １２ 合流部 １３ 本体処理部 １４、２４、３４ 分岐部 １５ 出力処理部 ２０ 分流指定端子 ３０ 分流指定レジスタ ４２ 一致判定回路 ４４、４６、４８、５０ 転送制御素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データパケットを受ける入力ポートと、 データパケットを出力するための出力ポートと、 前記入力ポートを介して入力されたデータパケットを処
   理するための処理手段と、 前記処理手段により出力されたデータパケットを、引続
   き前記処理手段で処理すべきか、または外部に出力すべ
   きかを判定する際に利用される情報を格納するための格
   納手段と、 前記処理手段により出力されたデータパケットを前記処
   理手段により引続き処理すべきか、または外部に出力す
   べきかを、当該データパケットの内容と前記格納手段に
   格納された前記情報とに従って判定し、判定結果に従っ
   てデータパケットを前記処理手段の入力と、前記出力ポ
   ートとに分岐させるための分岐手段とを含み、 前記分岐手段は、データパケットを前記処理手段により
   引続き処理すべきと判定したときには、当該データパケ
   ットの複製を作成して前記出力ポートに与える複製機構
   を有する、データ駆動型情報処理装置。
2. 【請求項２】 前記分岐手段は、外部から与えられる分
   流指定信号に従って、前記複製機構を可能化し、または
   不能化するための機構をさらに有する、請求項１記載の
   データ駆動型情報処理装置。
3. 【請求項３】 前記分岐手段は、分流指定情報を保持す
   るための記憶手段と、 前記記憶手段に保持された前記分流指定情報に従って、
   前記複製機構を可能化し、または不能化するための機構
   とをさらに有する、請求項１記載のデータ駆動型情報処
   理装置。