JPH0982811A - 半導体装置 - Google Patents
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- JPH0982811A JPH0982811A JP7237241A JP23724195A JPH0982811A JP H0982811 A JPH0982811 A JP H0982811A JP 7237241 A JP7237241 A JP 7237241A JP 23724195 A JP23724195 A JP 23724195A JP H0982811 A JPH0982811 A JP H0982811A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】第２の素子の電流を流す能力を維持しつつ、第
２の素子の接合容量を低減できる半導体装置を提供す
る。 【解決手段】ｐ--型半導体基板２内には高濃度のｐ- 型
ウェル拡散領域３が形成され、同領域３内にはｎ+ 型拡
散領域４が形成される。半導体基板２内にはｎ+型拡散
領域５が形成される。両拡散領域４，５はフィールド酸
化膜６によって素子分離される。拡散領域５の第１の端
部は外部入力端子から信号を伝達するためのアルミニウ
ム配線８に接続され、第２の端部は入力回路に信号を伝
達するためのアルミニウム配線１２に接続される。拡散
領域５と半導体基板２とによって入力回路の保護のため
のｐｎ接合ダイオードが構成される。拡散領域４は低電
源ラインから延びるアルミニウム配線１０に接続され
る。
２の素子の接合容量を低減できる半導体装置を提供す
る。 【解決手段】ｐ--型半導体基板２内には高濃度のｐ- 型
ウェル拡散領域３が形成され、同領域３内にはｎ+ 型拡
散領域４が形成される。半導体基板２内にはｎ+型拡散
領域５が形成される。両拡散領域４，５はフィールド酸
化膜６によって素子分離される。拡散領域５の第１の端
部は外部入力端子から信号を伝達するためのアルミニウ
ム配線８に接続され、第２の端部は入力回路に信号を伝
達するためのアルミニウム配線１２に接続される。拡散
領域５と半導体基板２とによって入力回路の保護のため
のｐｎ接合ダイオードが構成される。拡散領域４は低電
源ラインから延びるアルミニウム配線１０に接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくはＭＯＳ型トランジスタの接合容量の低減に関す
る。
詳しくはＭＯＳ型トランジスタの接合容量の低減に関す
る。
【０００２】近年、コンピュータシステム、例えば、パ
ーソナルコンピュータの高速化及び記憶容量の大容量化
に伴い、同一のシステムボード上に多数の半導体記憶装
置が搭載されている。これらの多数の半導体記憶装置の
入出力回路部、例えば、アドレスバッファが同一のバス
信号線に接続されている。そのため、コンピュータシス
テムの動作速度を高速化するためには、バス信号線につ
ながる負荷容量を低減することが必要となり、各半導体
記憶装置の入出力回路部の容量を低減できることが望ま
れている。
ーソナルコンピュータの高速化及び記憶容量の大容量化
に伴い、同一のシステムボード上に多数の半導体記憶装
置が搭載されている。これらの多数の半導体記憶装置の
入出力回路部、例えば、アドレスバッファが同一のバス
信号線に接続されている。そのため、コンピュータシス
テムの動作速度を高速化するためには、バス信号線につ
ながる負荷容量を低減することが必要となり、各半導体
記憶装置の入出力回路部の容量を低減できることが望ま
れている。
【０００３】
【従来の技術】図９は従来の半導体装置６１の入力回路
に備えられた保護回路を示す。図９（ｂ）に示すよう
に、ｐ--型半導体基板６２内にはｐ- 型ウェル拡散領域
６３が形成され、ｐ- 型ウェル拡散領域６３内には一対
のｎ+ 型拡散領域６４，６５が形成されている。両ｎ+
型拡散領域６４，６５はｐ--型半導体基板６２の表面に
形成されたフィールド酸化膜６６によって素子分離され
ている。両ｎ+ 型拡散領域６４，６５はフィールド酸化
膜６６に代えてゲート（図示略）を形成することによっ
てｎＭＯＳトランジスタのソース及びドレインとなる。
半導体装置６１の表面には絶縁膜６７が形成されてい
る。
に備えられた保護回路を示す。図９（ｂ）に示すよう
に、ｐ--型半導体基板６２内にはｐ- 型ウェル拡散領域
６３が形成され、ｐ- 型ウェル拡散領域６３内には一対
のｎ+ 型拡散領域６４，６５が形成されている。両ｎ+
型拡散領域６４，６５はｐ--型半導体基板６２の表面に
形成されたフィールド酸化膜６６によって素子分離され
ている。両ｎ+ 型拡散領域６４，６５はフィールド酸化
膜６６に代えてゲート（図示略）を形成することによっ
てｎＭＯＳトランジスタのソース及びドレインとなる。
半導体装置６１の表面には絶縁膜６７が形成されてい
る。
【０００４】半導体装置の外部入力端子（図示略）から
信号を伝達するためのアルミニウム配線６８はコンタク
ト６９によってｎ+ 型拡散領域６５に接続されている。
接地側の低電源ライン（図示略）から延びるアルミニウ
ム配線７０はコンタクト７１によってｎ+ 型拡散領域６
４に接続されている。
信号を伝達するためのアルミニウム配線６８はコンタク
ト６９によってｎ+ 型拡散領域６５に接続されている。
接地側の低電源ライン（図示略）から延びるアルミニウ
ム配線７０はコンタクト７１によってｎ+ 型拡散領域６
４に接続されている。
【０００５】また、図９（ａ）に示すように、入力回路
（図示略）に信号を伝達するためのアルミニウム配線７
２は、コンタクト７３を介してｎ+ 型拡散領域６５に接
続されている。
（図示略）に信号を伝達するためのアルミニウム配線７
２は、コンタクト７３を介してｎ+ 型拡散領域６５に接
続されている。
【０００６】上記のように構成された半導体装置６１で
は、外部入力端子に入力される通常の電圧レベルの信号
はアルミニウム配線６８を介してｎ+ 型拡散領域６５に
伝達され、さらにアルミニウム配線７２を介して入力回
路に伝達される。また、外部入力端子に正の静電気が入
り、アルミニウム配線６８を介してｎ+ 型拡散領域６５
に伝達されると、ｎ+ 型拡散領域６５とｐ- 型ウェル拡
散領域６３とのｐｎ接合がブレークダウンを起こし、ｎ
+ 型拡散領域６５からｐ- 型ウェル拡散領域６３に電流
が流れる。ｐ- 型ウェル拡散領域６３とｎ+ 型拡散領域
６４とは順方向のｐｎ接合であるため、このｐ- 型ウェ
ル拡散領域６３からｎ+ 型拡散領域６４に電流が流れ、
アルミニウム配線７０を介して低電源ラインに流れる。
その結果、入力回路に静電気が伝達されることはなく、
入力回路は静電破壊から保護される。
は、外部入力端子に入力される通常の電圧レベルの信号
はアルミニウム配線６８を介してｎ+ 型拡散領域６５に
伝達され、さらにアルミニウム配線７２を介して入力回
路に伝達される。また、外部入力端子に正の静電気が入
り、アルミニウム配線６８を介してｎ+ 型拡散領域６５
に伝達されると、ｎ+ 型拡散領域６５とｐ- 型ウェル拡
散領域６３とのｐｎ接合がブレークダウンを起こし、ｎ
+ 型拡散領域６５からｐ- 型ウェル拡散領域６３に電流
が流れる。ｐ- 型ウェル拡散領域６３とｎ+ 型拡散領域
６４とは順方向のｐｎ接合であるため、このｐ- 型ウェ
ル拡散領域６３からｎ+ 型拡散領域６４に電流が流れ、
アルミニウム配線７０を介して低電源ラインに流れる。
その結果、入力回路に静電気が伝達されることはなく、
入力回路は静電破壊から保護される。
【０００７】又、図１０は従来のＣＭＯＳ半導体装置７
５を示す。ｐ--型半導体基板６２内にはｐ- 型ウェル拡
散領域６３が形成されている。ｐ- 型ウェル拡散領域６
３内にはゲート７７及び一対のｎ+ 型拡散領域７８，７
９よりなるｎＭＯＳトランジスタ７６と、ゲート８１及
び一対のｎ+ 型拡散領域８２，８３よりなるｎＭＯＳト
ランジスタ８０とが形成されている。両ｎＭＯＳトラン
ジスタ７６，８０はｐ --型半導体基板６２の表面に形成
されたフィールド酸化膜６６によって素子分離されてい
る。また、ｐ--型半導体基板６２内にはｎ- 型ウェル拡
散領域８５が形成されている。ｎ- 型ウェル拡散領域８
５内にはゲート８７及び一対のｐ+ 型拡散領域８８，８
９よりなるｐＭＯＳトランジスタ８６が形成されてい
る。なお、図１０において、半導体装置７５の表面の絶
縁膜は省略されている。
５を示す。ｐ--型半導体基板６２内にはｐ- 型ウェル拡
散領域６３が形成されている。ｐ- 型ウェル拡散領域６
３内にはゲート７７及び一対のｎ+ 型拡散領域７８，７
９よりなるｎＭＯＳトランジスタ７６と、ゲート８１及
び一対のｎ+ 型拡散領域８２，８３よりなるｎＭＯＳト
ランジスタ８０とが形成されている。両ｎＭＯＳトラン
ジスタ７６，８０はｐ --型半導体基板６２の表面に形成
されたフィールド酸化膜６６によって素子分離されてい
る。また、ｐ--型半導体基板６２内にはｎ- 型ウェル拡
散領域８５が形成されている。ｎ- 型ウェル拡散領域８
５内にはゲート８７及び一対のｐ+ 型拡散領域８８，８
９よりなるｐＭＯＳトランジスタ８６が形成されてい
る。なお、図１０において、半導体装置７５の表面の絶
縁膜は省略されている。
【０００８】上記のように構成された半導体装置７５で
は、両ｎＭＯＳトランジスタ７６，８０は共通のｐ- 型
ウェル拡散領域６３内に形成されているため、両トラン
ジスタ７６，８０のしきい値電圧を精度よくコントロー
ルすることができる。
は、両ｎＭＯＳトランジスタ７６，８０は共通のｐ- 型
ウェル拡散領域６３内に形成されているため、両トラン
ジスタ７６，８０のしきい値電圧を精度よくコントロー
ルすることができる。
【０００９】
【発明が解決しようとする課題】ところが、図９に示す
半導体装置６１において、入力回路部の容量を低減する
ためには、ｎ+ 型拡散領域６５とｐ- 型ウェル拡散領域
６３との接合容量を低減する、すなわち、ｎ+ 型拡散領
域６５とｐ- 型ウェル拡散領域６３との接合面積（より
厳密に言えば接合部分の長さ）を小さくしなければなら
ない。しかしながら、ｎ+ 型拡散領域６５とｐ- 型ウェ
ル拡散領域６３との接合面積を小さくすると、電流を流
す能力（コンダクタンス）が低下し、外部入力端子に印
加された静電気（電荷）が低電源ライン側へ抜けにくく
なり、静電気に対する耐性が低下してしまう。
半導体装置６１において、入力回路部の容量を低減する
ためには、ｎ+ 型拡散領域６５とｐ- 型ウェル拡散領域
６３との接合容量を低減する、すなわち、ｎ+ 型拡散領
域６５とｐ- 型ウェル拡散領域６３との接合面積（より
厳密に言えば接合部分の長さ）を小さくしなければなら
ない。しかしながら、ｎ+ 型拡散領域６５とｐ- 型ウェ
ル拡散領域６３との接合面積を小さくすると、電流を流
す能力（コンダクタンス）が低下し、外部入力端子に印
加された静電気（電荷）が低電源ライン側へ抜けにくく
なり、静電気に対する耐性が低下してしまう。
【００１０】また、図１０に示す半導体装置７５の動作
速度の高速化を図るためには、ｎＭＯＳトランジスタ７
６，８０のｎ+ 型拡散領域７８，７９，８２，８３とｐ
- 型ウェル拡散領域６３との接合容量及びｐＭＯＳトラ
ンジスタ８６のｐ+ 型拡散領域８８，８９とｎ- 型ウェ
ル拡散領域８５との接合容量を低減する、すなわち、こ
れらの接合面積（より厳密に言えば接合部分の長さ）を
小さくしなければならない。しかし、これらの接合面積
を小さくすると、トランジスタ７６，８０，８６のコン
ダクタンスが低下し、その分トランジスタの負荷を駆動
する能力が低下してしまい、結果的に半導体装置７５の
動作速度の高速化を図ることはできない。
速度の高速化を図るためには、ｎＭＯＳトランジスタ７
６，８０のｎ+ 型拡散領域７８，７９，８２，８３とｐ
- 型ウェル拡散領域６３との接合容量及びｐＭＯＳトラ
ンジスタ８６のｐ+ 型拡散領域８８，８９とｎ- 型ウェ
ル拡散領域８５との接合容量を低減する、すなわち、こ
れらの接合面積（より厳密に言えば接合部分の長さ）を
小さくしなければならない。しかし、これらの接合面積
を小さくすると、トランジスタ７６，８０，８６のコン
ダクタンスが低下し、その分トランジスタの負荷を駆動
する能力が低下してしまい、結果的に半導体装置７５の
動作速度の高速化を図ることはできない。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、第２の素子の電流を流
す能力を維持しつつ、第２の素子の接合容量を低減でき
る半導体装置を提供することにある。
れたものであって、その目的は、第２の素子の電流を流
す能力を維持しつつ、第２の素子の接合容量を低減でき
る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、第１の導電型の半導体基板内
に、同半導体基板と同一の導電型でありかつ半導体基板
よりも高濃度の第１の導電型のウェル拡散領域を形成
し、このウェル拡散領域には半導体基板の導電型とは異
なる第２の導電型の第１の素子を形成するとともに、半
導体基板内には半導体基板の導電型とは異なる第２の導
電型の第２の素子を形成し、第１及び第２の素子をフィ
ールド酸化膜で分離した。
め、請求項１の発明は、第１の導電型の半導体基板内
に、同半導体基板と同一の導電型でありかつ半導体基板
よりも高濃度の第１の導電型のウェル拡散領域を形成
し、このウェル拡散領域には半導体基板の導電型とは異
なる第２の導電型の第１の素子を形成するとともに、半
導体基板内には半導体基板の導電型とは異なる第２の導
電型の第２の素子を形成し、第１及び第２の素子をフィ
ールド酸化膜で分離した。
【００１３】請求項２の発明は、フィールド酸化膜の直
下において、第１及び第２の素子に隣接するように高濃
度の第１の導電型のチャネルカット用拡散領域を形成し
た。請求項３の発明は、ウェル拡散領域を、その境界が
フィールド酸化膜の直下において第１の素子及び第２の
素子のほぼ中央に位置するように形成した。
下において、第１及び第２の素子に隣接するように高濃
度の第１の導電型のチャネルカット用拡散領域を形成し
た。請求項３の発明は、ウェル拡散領域を、その境界が
フィールド酸化膜の直下において第１の素子及び第２の
素子のほぼ中央に位置するように形成した。
【００１４】請求項４の発明は、第２の素子は第１及び
第２の端部を備え、第１の端部は外部入力端子に接続さ
れ、第２の端部は入力回路に接続されることと、第２の
素子及び半導体基板は入力回路を保護するためのｐｎ接
合ダイオードを構成することとを含むものとした。
第２の端部を備え、第１の端部は外部入力端子に接続さ
れ、第２の端部は入力回路に接続されることと、第２の
素子及び半導体基板は入力回路を保護するためのｐｎ接
合ダイオードを構成することとを含むものとした。
【００１５】請求項５の発明は、第１の素子及び第２の
素子をｎＭＯＳトランジスタとした。請求項６の発明
は、第１の素子及び第２の素子をｐＭＯＳトランジスタ
とした。
素子をｎＭＯＳトランジスタとした。請求項６の発明
は、第１の素子及び第２の素子をｐＭＯＳトランジスタ
とした。
【００１６】（作用）請求項１の発明によれば、第２の
素子は不純物濃度の低い半導体基板内に形成されるた
め、第２の素子と半導体基板との接合面積を小さくせず
に済み、第２の素子の電流を流す能力を維持しつつ、第
２の素子と半導体基板との接合容量を低減できる。
素子は不純物濃度の低い半導体基板内に形成されるた
め、第２の素子と半導体基板との接合面積を小さくせず
に済み、第２の素子の電流を流す能力を維持しつつ、第
２の素子と半導体基板との接合容量を低減できる。
【００１７】請求項２の発明によれば、チャネルカット
用拡散領域によって接合耐圧が高くなり、第２の素子か
ら第１の素子への接合リークの発生のおそれが低くな
る。請求項３の発明によれば、ウェル拡散領域を形成す
るための不純物の注入時のマスクあるいはレチクルの位
置合わせが容易になるとともに、不純物の熱拡散の制御
が容易になり、製造マージンの向上及び製品の品質の向
上を図ることができる。
用拡散領域によって接合耐圧が高くなり、第２の素子か
ら第１の素子への接合リークの発生のおそれが低くな
る。請求項３の発明によれば、ウェル拡散領域を形成す
るための不純物の注入時のマスクあるいはレチクルの位
置合わせが容易になるとともに、不純物の熱拡散の制御
が容易になり、製造マージンの向上及び製品の品質の向
上を図ることができる。
【００１８】請求項４の発明によれば、外部入力端子に
印加された静電気に対する耐性が維持されたまま、第２
の素子と半導体基板との接合容量が低減される。請求項
５の発明によれば、第１及び第２の素子としてのｎＭＯ
Ｓトランジスタのコンダクタンスは維持されたまま、第
２の素子と半導体基板との接合容量が低減される。
印加された静電気に対する耐性が維持されたまま、第２
の素子と半導体基板との接合容量が低減される。請求項
５の発明によれば、第１及び第２の素子としてのｎＭＯ
Ｓトランジスタのコンダクタンスは維持されたまま、第
２の素子と半導体基板との接合容量が低減される。
【００１９】請求項６の発明によれば、第１及び第２の
素子としてのｐＭＯＳトランジスタのコンダクタンスは
維持されたまま、第２の素子と半導体基板との接合容量
が低減される。
素子としてのｐＭＯＳトランジスタのコンダクタンスは
維持されたまま、第２の素子と半導体基板との接合容量
が低減される。
【００２０】
［第１の実施の形態］以下、本発明の第１の実施の形態
の半導体装置を図１に従って説明する。
の半導体装置を図１に従って説明する。
【００２１】図１は本形態の半導体装置１の入力回路に
備えられた保護回路を示す。図１（ｂ）に示すように、
第１の導電型の半導体基板としてのｐ--型半導体基板２
内には半導体基板２よりも高濃度の第１の導電型のウェ
ル拡散領域としてのｐ- 型ウェル拡散領域３が形成され
ている。ｐ- 型ウェル拡散領域３内には第２の導電型の
第１の素子としてのｎ+ 型拡散領域４が形成されてい
る。
備えられた保護回路を示す。図１（ｂ）に示すように、
第１の導電型の半導体基板としてのｐ--型半導体基板２
内には半導体基板２よりも高濃度の第１の導電型のウェ
ル拡散領域としてのｐ- 型ウェル拡散領域３が形成され
ている。ｐ- 型ウェル拡散領域３内には第２の導電型の
第１の素子としてのｎ+ 型拡散領域４が形成されてい
る。
【００２２】また、ｐ--型半導体基板２内には第２の導
電型の第２の素子としてのｎ+ 型拡散領域５が形成され
ている。両ｎ+ 型拡散領域４，５はｐ--型半導体基板２
の表面に形成されたフィールド酸化膜６によって素子分
離されている。半導体装置１の表面には絶縁膜７が形成
されている。ｐ- 型ウェル拡散領域３の境界Ｂ１はフィ
ールド酸化膜６の直下において、ｎ+ 型拡散領域４側に
位置するように形成されている。
電型の第２の素子としてのｎ+ 型拡散領域５が形成され
ている。両ｎ+ 型拡散領域４，５はｐ--型半導体基板２
の表面に形成されたフィールド酸化膜６によって素子分
離されている。半導体装置１の表面には絶縁膜７が形成
されている。ｐ- 型ウェル拡散領域３の境界Ｂ１はフィ
ールド酸化膜６の直下において、ｎ+ 型拡散領域４側に
位置するように形成されている。
【００２３】図１（ａ）に示すように、ｎ+ 型拡散領域
５は第１及び第２の端部を備えている。ｎ+ 型拡散領域
５の第１の端部は外部入力端子（図示略）から信号を伝
達するためのアルミニウム配線８に対してコンタクト９
によって接続されている。ｎ + 型拡散領域５の第２の端
部は入力回路（図示略）に信号を伝達するためのアルミ
ニウム配線１２に対してコンタクト１３によって接続さ
れている。本形態において、ｎ+ 型拡散領域５とｐ--型
半導体基板２とによって入力回路を保護するためのｐｎ
接合ダイオードが構成されている。
５は第１及び第２の端部を備えている。ｎ+ 型拡散領域
５の第１の端部は外部入力端子（図示略）から信号を伝
達するためのアルミニウム配線８に対してコンタクト９
によって接続されている。ｎ + 型拡散領域５の第２の端
部は入力回路（図示略）に信号を伝達するためのアルミ
ニウム配線１２に対してコンタクト１３によって接続さ
れている。本形態において、ｎ+ 型拡散領域５とｐ--型
半導体基板２とによって入力回路を保護するためのｐｎ
接合ダイオードが構成されている。
【００２４】ｎ+ 型拡散領域４は接地側の低電源ライン
（図示略）から延びるアルミニウム配線１０に対してコ
ンタクト１１によって接続されている。上記のように構
成された半導体装置１では、外部入力端子に入力される
通常の電圧レベルの信号はアルミニウム配線８を介して
ｎ+ 型拡散領域５に伝達され、さらにアルミニウム配線
１２を介して入力回路に伝達される。また、外部入力端
子に正の静電気が入り、アルミニウム配線８を介してｎ
+ 型拡散領域５に伝達されると、ｎ+ 型拡散領域５とｐ
--型半導体基板２とのｐｎ接合がブレークダウンを起こ
し、ｎ+ 型拡散領域５からｐ--型半導体基板２に電流が
流れる。ｐ- 型ウェル拡散領域３とｎ+ 型拡散領域４と
は順方向のｐｎ接合であるため、ｐ--型半導体基板２か
らｐ- 型ウェル拡散領域３を介してｎ+ 型拡散領域４に
電流が流れ、アルミニウム配線１０を介して低電源ライ
ンに流れる。その結果、入力回路に静電気が伝達される
ことはなく、入力回路は静電破壊から保護される。
（図示略）から延びるアルミニウム配線１０に対してコ
ンタクト１１によって接続されている。上記のように構
成された半導体装置１では、外部入力端子に入力される
通常の電圧レベルの信号はアルミニウム配線８を介して
ｎ+ 型拡散領域５に伝達され、さらにアルミニウム配線
１２を介して入力回路に伝達される。また、外部入力端
子に正の静電気が入り、アルミニウム配線８を介してｎ
+ 型拡散領域５に伝達されると、ｎ+ 型拡散領域５とｐ
--型半導体基板２とのｐｎ接合がブレークダウンを起こ
し、ｎ+ 型拡散領域５からｐ--型半導体基板２に電流が
流れる。ｐ- 型ウェル拡散領域３とｎ+ 型拡散領域４と
は順方向のｐｎ接合であるため、ｐ--型半導体基板２か
らｐ- 型ウェル拡散領域３を介してｎ+ 型拡散領域４に
電流が流れ、アルミニウム配線１０を介して低電源ライ
ンに流れる。その結果、入力回路に静電気が伝達される
ことはなく、入力回路は静電破壊から保護される。
【００２５】さて、本形態では、ｎ+ 型拡散領域５はｐ
- 型ウェル拡散領域内に形成されておらず、ｐ--型半導
体基板２に直接形成されている。一般に、ｐｎ接合の接
合容量Ｃは、以下の式にて表される。
- 型ウェル拡散領域内に形成されておらず、ｐ--型半導
体基板２に直接形成されている。一般に、ｐｎ接合の接
合容量Ｃは、以下の式にて表される。
【００２６】
【数１】 ｑ ：電子の電荷量 １．６×１０-19 Ｃ εS1：半導体の誘電率 １１．９ ε0 ：真空の誘電率 ８．８５×１０-14 Ｆ／
cm ＮA ：アクセプタ不純物濃度（基板またはｐ- 型ウェル
の濃度に対応） ＮD ：ドナー不純物濃度（ｎ+ 型拡散領域の濃度に対
応） ｎi ：真正半導体のキャリア濃度 ｋ ：ボルツマン定数 １．３８×１０-23 φ ：ビルトイン電圧 ＮA ≪ＮD になるように不純物注入量を制御するため、
上記式（１），（２）は、
cm ＮA ：アクセプタ不純物濃度（基板またはｐ- 型ウェル
の濃度に対応） ＮD ：ドナー不純物濃度（ｎ+ 型拡散領域の濃度に対
応） ｎi ：真正半導体のキャリア濃度 ｋ ：ボルツマン定数 １．３８×１０-23 φ ：ビルトイン電圧 ＮA ≪ＮD になるように不純物注入量を制御するため、
上記式（１），（２）は、
【００２７】
【数２】 と近似することができる。従って、本形態の半導体装置
は、ｐ--型半導体基板２のアクセプタ不純物濃度がｐ-
型ウェル拡散領域３のそれよりも約１桁程度薄いとする
と、ｎ+ 型拡散領域５とｐ--型半導体基板２との接合容
量は、ｎ+ 型拡散領域４とｐ- 型ウェル拡散領域３との
接合容量の約１／３に低減する。
は、ｐ--型半導体基板２のアクセプタ不純物濃度がｐ-
型ウェル拡散領域３のそれよりも約１桁程度薄いとする
と、ｎ+ 型拡散領域５とｐ--型半導体基板２との接合容
量は、ｎ+ 型拡散領域４とｐ- 型ウェル拡散領域３との
接合容量の約１／３に低減する。
【００２８】このように、本実施の形態の半導体装置１
は、ｎ+ 型拡散領域５の形状、すなわち、ｎ+ 型拡散領
域５とｐ--型半導体基板２との接合面積を小さくせずに
済み、外部入力端子に印加された静電気に対する耐性を
維持したまま、ｎ+ 型拡散領域５とｐ--型半導体基板２
との接合容量を低減することができる。
は、ｎ+ 型拡散領域５の形状、すなわち、ｎ+ 型拡散領
域５とｐ--型半導体基板２との接合面積を小さくせずに
済み、外部入力端子に印加された静電気に対する耐性を
維持したまま、ｎ+ 型拡散領域５とｐ--型半導体基板２
との接合容量を低減することができる。
【００２９】［第２の実施の形態］次に、本発明の第２
の実施の形態の半導体装置を図２に従って説明する。説
明の便宜上、図１と同様の構成については同一の符号を
付してその説明を一部省略する。
の実施の形態の半導体装置を図２に従って説明する。説
明の便宜上、図１と同様の構成については同一の符号を
付してその説明を一部省略する。
【００３０】本形態の半導体装置１５は入力回路に備え
られた保護回路を示し、半導体装置１５には、フィール
ド酸化膜６の直下において、高濃度の第１の導電型であ
るｐ ++型チャネルカット用拡散領域１６がｎ+ 型拡散領
域４，５に隣接するように形成されている。
られた保護回路を示し、半導体装置１５には、フィール
ド酸化膜６の直下において、高濃度の第１の導電型であ
るｐ ++型チャネルカット用拡散領域１６がｎ+ 型拡散領
域４，５に隣接するように形成されている。
【００３１】ｐ++型チャネルカット用拡散領域１６は、
フィールド酸化膜６を形成するために、半導体基板２の
表面に設けられるシリコン窒化膜（ｎ+ 型拡散領域４，
５の形成位置に設けられる）をマスクとすることにより
位置合わせフリーとし、ｐ型不純物の注入を行うととも
に、適度の熱拡散を行うことによって形成される。
フィールド酸化膜６を形成するために、半導体基板２の
表面に設けられるシリコン窒化膜（ｎ+ 型拡散領域４，
５の形成位置に設けられる）をマスクとすることにより
位置合わせフリーとし、ｐ型不純物の注入を行うととも
に、適度の熱拡散を行うことによって形成される。
【００３２】従って、本実施の形態の半導体装置１５
は、ｐ++型チャネルカット用拡散領域１６によって接合
耐圧が高くなり、ｎ+ 型拡散領域５からｎ+ 型拡散領域
４への接合リークの発生のおそれを低減することができ
る。
は、ｐ++型チャネルカット用拡散領域１６によって接合
耐圧が高くなり、ｎ+ 型拡散領域５からｎ+ 型拡散領域
４への接合リークの発生のおそれを低減することができ
る。
【００３３】［第３の実施の形態］次に、本発明の第３
の実施の形態の半導体装置１８を図３に従って説明す
る。説明の便宜上、図１と同様の構成については同一の
符号を付してその説明を一部省略する。
の実施の形態の半導体装置１８を図３に従って説明す
る。説明の便宜上、図１と同様の構成については同一の
符号を付してその説明を一部省略する。
【００３４】本形態の半導体装置１８は入力回路に備え
られた保護回路を示し、半導体装置１８には、フィール
ド酸化膜６の直下において、ｐ++型チャネルカット用拡
散領域１６がｎ+ 型拡散領域４，５に隣接するように形
成されるとともに、ｐ- 型ウェル拡散領域３の境界Ｂ２
が両ｎ+ 型拡散領域４，５のほぼ中央に位置するように
形成されている。
られた保護回路を示し、半導体装置１８には、フィール
ド酸化膜６の直下において、ｐ++型チャネルカット用拡
散領域１６がｎ+ 型拡散領域４，５に隣接するように形
成されるとともに、ｐ- 型ウェル拡散領域３の境界Ｂ２
が両ｎ+ 型拡散領域４，５のほぼ中央に位置するように
形成されている。
【００３５】従って、本形態の半導体装置１８は、第２
の形態の半導体装置１５と同様の効果がある。また、本
形態の半導体装置１８は、ｐ- 型ウェル拡散領域３の境
界Ｂ２がｎ+ 型拡散領域４，５のほぼ中央に位置するよ
うに形成されているため、ｐ - 型ウェル拡散領域３を形
成するための不純物の注入時のマスクあるいはレチクル
の位置合わせが容易になるとともに、ｐ型不純物の熱拡
散の制御が容易になり、製造マージンの向上及び製品の
品質の向上を図ることができる。
の形態の半導体装置１５と同様の効果がある。また、本
形態の半導体装置１８は、ｐ- 型ウェル拡散領域３の境
界Ｂ２がｎ+ 型拡散領域４，５のほぼ中央に位置するよ
うに形成されているため、ｐ - 型ウェル拡散領域３を形
成するための不純物の注入時のマスクあるいはレチクル
の位置合わせが容易になるとともに、ｐ型不純物の熱拡
散の制御が容易になり、製造マージンの向上及び製品の
品質の向上を図ることができる。
【００３６】［第４の実施の形態］次に、本発明の第４
の実施の形態の半導体装置２１を図４に従って説明す
る。図４は本形態の半導体装置２１の入力回路に備えら
れた保護回路を示す。第１の導電型の半導体基板として
のｎ--型半導体基板２２内には半導体基板２２よりも高
濃度の第１の導電型のウェル拡散領域としてのｎ- 型ウ
ェル拡散領域２３が形成されている。ｎ- 型ウェル拡散
領域２３内には第２の導電型の第１の素子としてのｐ+
型拡散領域２４が形成されている。
の実施の形態の半導体装置２１を図４に従って説明す
る。図４は本形態の半導体装置２１の入力回路に備えら
れた保護回路を示す。第１の導電型の半導体基板として
のｎ--型半導体基板２２内には半導体基板２２よりも高
濃度の第１の導電型のウェル拡散領域としてのｎ- 型ウ
ェル拡散領域２３が形成されている。ｎ- 型ウェル拡散
領域２３内には第２の導電型の第１の素子としてのｐ+
型拡散領域２４が形成されている。
【００３７】また、ｎ--型半導体基板２２内には第２の
導電型の第２の素子としてのｐ+ 型拡散領域２５が形成
されている。両ｐ+ 型拡散領域２４，２５はｎ--型半導
体基板２２の表面に形成されたフィールド酸化膜６によ
って素子分離されている。ｎ - 型ウェル拡散領域２３の
境界Ｂ３はフィールド酸化膜６の直下において、ｐ+型
拡散領域２４側に位置するように形成されている。
導電型の第２の素子としてのｐ+ 型拡散領域２５が形成
されている。両ｐ+ 型拡散領域２４，２５はｎ--型半導
体基板２２の表面に形成されたフィールド酸化膜６によ
って素子分離されている。ｎ - 型ウェル拡散領域２３の
境界Ｂ３はフィールド酸化膜６の直下において、ｐ+型
拡散領域２４側に位置するように形成されている。
【００３８】そして、ｐ+ 型拡散領域２５に対して前記
外部入力端子及び入力回路が接続されるとともに、ｐ+
型拡散領域２４に対して前記低電源ラインが接続され
る。本形態において、ｐ+ 型拡散領域２５とｎ--型半導
体基板２２とによって入力回路を保護するためのｐｎ接
合ダイオードが構成されている。
外部入力端子及び入力回路が接続されるとともに、ｐ+
型拡散領域２４に対して前記低電源ラインが接続され
る。本形態において、ｐ+ 型拡散領域２５とｎ--型半導
体基板２２とによって入力回路を保護するためのｐｎ接
合ダイオードが構成されている。
【００３９】上記のように構成された半導体装置２１で
は、外部入力端子に入力される通常の電圧レベルの信号
はｐ+ 型拡散領域２５を介して入力回路に伝達される。
また、外部入力端子に負の静電気が入り、それがｐ+ 型
拡散領域２５に伝達されると、ｐ+ 型拡散領域２５とｎ
--型半導体基板２２とのｐｎ接合がブレークダウンを起
こし、ｐ+ 型拡散領域２４からｎ- 型ウェル拡散領域２
３及びｎ--型半導体基板２２を介してｐ+ 型拡散領域２
５に電流が流れる。その結果、入力回路に静電気が伝達
されることはなく、入力回路は静電破壊から保護され
る。
は、外部入力端子に入力される通常の電圧レベルの信号
はｐ+ 型拡散領域２５を介して入力回路に伝達される。
また、外部入力端子に負の静電気が入り、それがｐ+ 型
拡散領域２５に伝達されると、ｐ+ 型拡散領域２５とｎ
--型半導体基板２２とのｐｎ接合がブレークダウンを起
こし、ｐ+ 型拡散領域２４からｎ- 型ウェル拡散領域２
３及びｎ--型半導体基板２２を介してｐ+ 型拡散領域２
５に電流が流れる。その結果、入力回路に静電気が伝達
されることはなく、入力回路は静電破壊から保護され
る。
【００４０】さて、本形態では、ｐ+ 型拡散領域２５は
ｎ- 型ウェル拡散領域内に形成されておらず、ｎ--型半
導体基板２２に直接形成されている。従って、本形態の
半導体装置２１は、ｐ--型半導体基板２のアクセプタ不
純物濃度がｐ- 型ウェル拡散領域３のそれよりも約１桁
程度薄いとすると、ｐ+ 型拡散領域２５とｎ--型半導体
基板２２との接合容量は、ｐ+ 型拡散領域２４とｎ- 型
ウェル拡散領域２３との接合容量の約１／３に低減す
る。そのため、本実施の形態の半導体装置２１は、ｐ+
型拡散領域２５の形状、すなわち、ｐ+ 型拡散領域２５
とｎ--型半導体基板２２との接合面積を小さくせずに済
み、外部入力端子に印加された静電気に対する耐性を維
持したまま、ｐ+ 型拡散領域２５とｎ--型半導体基板２
２との接合容量を低減することができる。
ｎ- 型ウェル拡散領域内に形成されておらず、ｎ--型半
導体基板２２に直接形成されている。従って、本形態の
半導体装置２１は、ｐ--型半導体基板２のアクセプタ不
純物濃度がｐ- 型ウェル拡散領域３のそれよりも約１桁
程度薄いとすると、ｐ+ 型拡散領域２５とｎ--型半導体
基板２２との接合容量は、ｐ+ 型拡散領域２４とｎ- 型
ウェル拡散領域２３との接合容量の約１／３に低減す
る。そのため、本実施の形態の半導体装置２１は、ｐ+
型拡散領域２５の形状、すなわち、ｐ+ 型拡散領域２５
とｎ--型半導体基板２２との接合面積を小さくせずに済
み、外部入力端子に印加された静電気に対する耐性を維
持したまま、ｐ+ 型拡散領域２５とｎ--型半導体基板２
２との接合容量を低減することができる。
【００４１】［第５の実施の形態］次に、本発明の第５
の実施の形態の半導体装置を図５に従って説明する。説
明の便宜上、図４と同様の構成については同一の符号を
付してその説明を一部省略する。
の実施の形態の半導体装置を図５に従って説明する。説
明の便宜上、図４と同様の構成については同一の符号を
付してその説明を一部省略する。
【００４２】本形態の半導体装置２７は入力回路に備え
られた保護回路を示し、半導体装置２７には、フィール
ド酸化膜６の直下において、高濃度の第１の導電型であ
るｎ ++型チャネルカット用拡散領域２７がｐ+ 型拡散領
域２４，２５に隣接するように形成されている。
られた保護回路を示し、半導体装置２７には、フィール
ド酸化膜６の直下において、高濃度の第１の導電型であ
るｎ ++型チャネルカット用拡散領域２７がｐ+ 型拡散領
域２４，２５に隣接するように形成されている。
【００４３】ｎ++型チャネルカット用拡散領域２８は、
フィールド酸化膜６を形成するために、半導体基板２２
の表面に設けられるシリコン窒化膜（ｐ+ 型拡散領域２
４，２５の形成位置に設けられる）をマスクとすること
により位置合わせフリーとし、ｎ型不純物の注入を行う
とともに、適度の熱拡散を行うことによって形成され
る。
フィールド酸化膜６を形成するために、半導体基板２２
の表面に設けられるシリコン窒化膜（ｐ+ 型拡散領域２
４，２５の形成位置に設けられる）をマスクとすること
により位置合わせフリーとし、ｎ型不純物の注入を行う
とともに、適度の熱拡散を行うことによって形成され
る。
【００４４】従って、本実施の形態の半導体装置２７
は、ｎ++型チャネルカット用拡散領域２８によって接合
耐圧が高くなり、ｐ+ 型拡散領域２５からｐ+ 型拡散領
域２４への接合リークの発生のおそれを低減することが
できる。
は、ｎ++型チャネルカット用拡散領域２８によって接合
耐圧が高くなり、ｐ+ 型拡散領域２５からｐ+ 型拡散領
域２４への接合リークの発生のおそれを低減することが
できる。
【００４５】［第６の実施の形態］次に、本発明の第６
の実施の形態の半導体装置３０を図６に従って説明す
る。説明の便宜上、図４と同様の構成については同一の
符号を付してその説明を一部省略する。
の実施の形態の半導体装置３０を図６に従って説明す
る。説明の便宜上、図４と同様の構成については同一の
符号を付してその説明を一部省略する。
【００４６】本形態の半導体装置３０は入力回路に備え
られた保護回路を示し、半導体装置３０には、フィール
ド酸化膜６の直下において、ｎ++型チャネルカット用拡
散領域２８がｐ+ 型拡散領域２４，２５に隣接するよう
に形成されるとともに、ｎ-型ウェル拡散領域２３の境
界Ｂ４が両ｎ+ 型拡散領域２４，２５のほぼ中央に位置
するように形成されている。
られた保護回路を示し、半導体装置３０には、フィール
ド酸化膜６の直下において、ｎ++型チャネルカット用拡
散領域２８がｐ+ 型拡散領域２４，２５に隣接するよう
に形成されるとともに、ｎ-型ウェル拡散領域２３の境
界Ｂ４が両ｎ+ 型拡散領域２４，２５のほぼ中央に位置
するように形成されている。
【００４７】従って、本形態の半導体装置３０は、第５
の形態の半導体装置２７と同様の効果がある。また、本
形態の半導体装置３０は、ｎ- 型ウェル拡散領域２３の
境界Ｂ４がｐ+ 型拡散領域２４，２５のほぼ中央に位置
するように形成されているため、ｎ- 型ウェル拡散領域
２３を形成するための不純物の注入時のマスクあるいは
レチクルの位置合わせが容易になるとともに、ｎ型不純
物の熱拡散の制御が容易になり、製造マージンの向上及
び製品の品質の向上を図ることができる。
の形態の半導体装置２７と同様の効果がある。また、本
形態の半導体装置３０は、ｎ- 型ウェル拡散領域２３の
境界Ｂ４がｐ+ 型拡散領域２４，２５のほぼ中央に位置
するように形成されているため、ｎ- 型ウェル拡散領域
２３を形成するための不純物の注入時のマスクあるいは
レチクルの位置合わせが容易になるとともに、ｎ型不純
物の熱拡散の制御が容易になり、製造マージンの向上及
び製品の品質の向上を図ることができる。
【００４８】［第７の実施の形態］以下、本発明の第７
の実施の形態を図７に従って説明する。なお、説明の便
宜上、図３と同様の構成については同一の符号を付して
その説明を一部省略する。
の実施の形態を図７に従って説明する。なお、説明の便
宜上、図３と同様の構成については同一の符号を付して
その説明を一部省略する。
【００４９】本形態の半導体装置３２は内部回路を構成
するｎＭＯＳトランジスタ部を示す。ｐ- 型ウェル拡散
領域３内には第１の素子としてのｎＭＯＳトランジスタ
３３が形成され、ｐ--型半導体基板２には第２の素子と
してのｎＭＯＳトランジスタ３７が形成されている。ｎ
ＭＯＳトランジスタ３３はゲート３４及び一対のｎ+型
拡散領域３５，３６よりなり、ｎＭＯＳトランジスタ３
７はゲート３８及び一対のｎ+ 型拡散領域３９，４０よ
りなる。両ｎＭＯＳトランジスタ３３，３７はフィール
ド酸化膜６によって素子分離されている。なお、図７に
おいて、半導体装置３２の表面の絶縁膜は省略されてい
る。
するｎＭＯＳトランジスタ部を示す。ｐ- 型ウェル拡散
領域３内には第１の素子としてのｎＭＯＳトランジスタ
３３が形成され、ｐ--型半導体基板２には第２の素子と
してのｎＭＯＳトランジスタ３７が形成されている。ｎ
ＭＯＳトランジスタ３３はゲート３４及び一対のｎ+型
拡散領域３５，３６よりなり、ｎＭＯＳトランジスタ３
７はゲート３８及び一対のｎ+ 型拡散領域３９，４０よ
りなる。両ｎＭＯＳトランジスタ３３，３７はフィール
ド酸化膜６によって素子分離されている。なお、図７に
おいて、半導体装置３２の表面の絶縁膜は省略されてい
る。
【００５０】フィールド酸化膜６の直下において、ｐ++
型チャネルカット用拡散領域１６がｎＭＯＳトランジス
タ３３，３７に隣接するように形成されている。ｐ- 型
ウェル拡散領域３の境界Ｂ２は両ｎＭＯＳトランジスタ
３３，３７のほぼ中央に位置するように形成されてい
る。
型チャネルカット用拡散領域１６がｎＭＯＳトランジス
タ３３，３７に隣接するように形成されている。ｐ- 型
ウェル拡散領域３の境界Ｂ２は両ｎＭＯＳトランジスタ
３３，３７のほぼ中央に位置するように形成されてい
る。
【００５１】さて、本形態の半導体装置３２は、ｎＭＯ
Ｓトランジスタ３７をｐ--型半導体基板２内に直接形成
している。そのため、ｎＭＯＳトランジスタ３７のしき
い値電圧がばらつく。ところが、半導体装置３２はｎＭ
ＯＳトランジスタ３７のｎ+型拡散領域３９，４０の形
状、すなわち、ｎ+ 型拡散領域３９，４０とｐ--型半導
体基板２との接合面積を小さくせずに済み、ｎＭＯＳト
ランジスタ３７のコンダクタンスの低下を防止してトラ
ンジスタ３７が負荷を駆動する能力を維持でき、ｎ+ 型
拡散領域３９，４０とｐ--型半導体基板２との接合容量
を低減することができる。そのため、ｎＭＯＳトランジ
スタ３７を、しきい値電圧がばらついても動作に影響し
ないトランスファーゲート等の回路に使用することによ
って半導体装置３２を用いて構成されるデバイスの動作
速度の高速化を図ることができる。
Ｓトランジスタ３７をｐ--型半導体基板２内に直接形成
している。そのため、ｎＭＯＳトランジスタ３７のしき
い値電圧がばらつく。ところが、半導体装置３２はｎＭ
ＯＳトランジスタ３７のｎ+型拡散領域３９，４０の形
状、すなわち、ｎ+ 型拡散領域３９，４０とｐ--型半導
体基板２との接合面積を小さくせずに済み、ｎＭＯＳト
ランジスタ３７のコンダクタンスの低下を防止してトラ
ンジスタ３７が負荷を駆動する能力を維持でき、ｎ+ 型
拡散領域３９，４０とｐ--型半導体基板２との接合容量
を低減することができる。そのため、ｎＭＯＳトランジ
スタ３７を、しきい値電圧がばらついても動作に影響し
ないトランスファーゲート等の回路に使用することによ
って半導体装置３２を用いて構成されるデバイスの動作
速度の高速化を図ることができる。
【００５２】［第８の実施の形態］以下、本発明の第８
の実施の形態を図８に従って説明する。なお、説明の便
宜上、図６と同様の構成については同一の符号を付して
その説明を一部省略する。
の実施の形態を図８に従って説明する。なお、説明の便
宜上、図６と同様の構成については同一の符号を付して
その説明を一部省略する。
【００５３】本形態の半導体装置４２は内部回路を構成
するｐＭＯＳトランジスタ部を示す。ｎ- 型ウェル拡散
領域２３内には第１の素子としてのｐＭＯＳトランジス
タ４３が形成され、ｎ--型半導体基板２２には第２の素
子としてのｐＭＯＳトランジスタ４７が形成されてい
る。ｐＭＯＳトランジスタ４３はゲート４４及び一対の
ｐ+ 型拡散領域４５，４６よりなり、ｐＭＯＳトランジ
スタ４７はゲート４８及び一対のｐ+ 型拡散領域４９，
５０よりなる。両ｐＭＯＳトランジスタ４３，４７はフ
ィールド酸化膜６によって素子分離されている。なお、
図８において、半導体装置４２の表面の絶縁膜は省略さ
れている。
するｐＭＯＳトランジスタ部を示す。ｎ- 型ウェル拡散
領域２３内には第１の素子としてのｐＭＯＳトランジス
タ４３が形成され、ｎ--型半導体基板２２には第２の素
子としてのｐＭＯＳトランジスタ４７が形成されてい
る。ｐＭＯＳトランジスタ４３はゲート４４及び一対の
ｐ+ 型拡散領域４５，４６よりなり、ｐＭＯＳトランジ
スタ４７はゲート４８及び一対のｐ+ 型拡散領域４９，
５０よりなる。両ｐＭＯＳトランジスタ４３，４７はフ
ィールド酸化膜６によって素子分離されている。なお、
図８において、半導体装置４２の表面の絶縁膜は省略さ
れている。
【００５４】フィールド酸化膜６の直下において、ｎ++
型チャネルカット用拡散領域２８がｐＭＯＳトランジス
タ４３，４７に隣接するように形成されている。ｎ- 型
ウェル拡散領域２３の境界Ｂ４は両ｐＭＯＳトランジス
タ４３，４７のほぼ中央に位置するように形成されてい
る。
型チャネルカット用拡散領域２８がｐＭＯＳトランジス
タ４３，４７に隣接するように形成されている。ｎ- 型
ウェル拡散領域２３の境界Ｂ４は両ｐＭＯＳトランジス
タ４３，４７のほぼ中央に位置するように形成されてい
る。
【００５５】さて、本形態の半導体装置４２は、ｐＭＯ
Ｓトランジスタ４７をｎ--型半導体基板２２内に直接形
成している。そのため、ｐＭＯＳトランジスタ４７のし
きい値電圧がばらつく。ところが、半導体装置４２はｐ
ＭＯＳトランジスタ４７のｐ + 型拡散領域４９，５０の
形状、すなわち、ｐ+ 型拡散領域４９，５０とｎ--型半
導体基板２２との接合面積を小さくせずに済み、ｐＭＯ
Ｓトランジスタ４７のコンダクタンスの低下を防止して
トランジスタ４７が負荷を駆動する能力を維持でき、ｐ
+ 型拡散領域４９，５０とｎ--型半導体基板２２との接
合容量を低減することができる。そのため、ｐＭＯＳト
ランジスタ４７をしきい値電圧がばらついても動作に影
響しないトランスファーゲート等の回路に使用すること
によって半導体装置４２を用いて構成されるデバイスの
動作速度の高速化を図ることができる。
Ｓトランジスタ４７をｎ--型半導体基板２２内に直接形
成している。そのため、ｐＭＯＳトランジスタ４７のし
きい値電圧がばらつく。ところが、半導体装置４２はｐ
ＭＯＳトランジスタ４７のｐ + 型拡散領域４９，５０の
形状、すなわち、ｐ+ 型拡散領域４９，５０とｎ--型半
導体基板２２との接合面積を小さくせずに済み、ｐＭＯ
Ｓトランジスタ４７のコンダクタンスの低下を防止して
トランジスタ４７が負荷を駆動する能力を維持でき、ｐ
+ 型拡散領域４９，５０とｎ--型半導体基板２２との接
合容量を低減することができる。そのため、ｐＭＯＳト
ランジスタ４７をしきい値電圧がばらついても動作に影
響しないトランスファーゲート等の回路に使用すること
によって半導体装置４２を用いて構成されるデバイスの
動作速度の高速化を図ることができる。
【００５６】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）第３の実施の形態の半導体装置１８におけるｐ++
型チャネルカット用拡散領域１６を省略してもよい。ま
た、第７の実施の形態の半導体装置３２におけるｐ++型
チャネルカット用拡散領域１６を省略してもよい。
具体化することも可能である。 （１）第３の実施の形態の半導体装置１８におけるｐ++
型チャネルカット用拡散領域１６を省略してもよい。ま
た、第７の実施の形態の半導体装置３２におけるｐ++型
チャネルカット用拡散領域１６を省略してもよい。
【００５７】（２）第６の実施の形態の半導体装置３０
におけるｎ++型チャネルカット用拡散領域２８を省略し
てもよい。また、第８の実施の形態の半導体装置４２に
おけるｎ++型チャネルカット用拡散領域２８を省略して
もよい。
におけるｎ++型チャネルカット用拡散領域２８を省略し
てもよい。また、第８の実施の形態の半導体装置４２に
おけるｎ++型チャネルカット用拡散領域２８を省略して
もよい。
【００５８】
【発明の効果】以上詳述したように、請求項１の発明
は、第２の素子の電流を流す能力を維持しつつ、第２の
素子と半導体基板との接合容量を低減することができ
る。
は、第２の素子の電流を流す能力を維持しつつ、第２の
素子と半導体基板との接合容量を低減することができ
る。
【００５９】請求項２の発明は、第２の素子から第１の
素子への接合リークの発生のおそれがなくなる。請求項
３の発明は、製造マージンの向上及び製品の品質の向上
を図ることができる。
素子への接合リークの発生のおそれがなくなる。請求項
３の発明は、製造マージンの向上及び製品の品質の向上
を図ることができる。
【００６０】請求項４の発明によれば、静電気に対する
耐性を維持したまま、第２の素子と半導体基板との接合
容量を低減できる。請求項５の発明によれば、ｎＭＯＳ
トランジスタのコンダクタンスを維持したまま、ｎＭＯ
Ｓトランジスタと半導体基板との接合容量を低減でき
る。
耐性を維持したまま、第２の素子と半導体基板との接合
容量を低減できる。請求項５の発明によれば、ｎＭＯＳ
トランジスタのコンダクタンスを維持したまま、ｎＭＯ
Ｓトランジスタと半導体基板との接合容量を低減でき
る。
【００６１】請求項６の発明によれば、ｐＭＯＳトラン
ジスタのコンダクタンスを維持したまま、ｐＭＯＳトラ
ンジスタと半導体基板との接合容量を低減できる。
ジスタのコンダクタンスを維持したまま、ｐＭＯＳトラ
ンジスタと半導体基板との接合容量を低減できる。
【図１】（ａ）は第１の形態の半導体装置の平面図、
（ｂ）は図１（ａ）のＡ−Ａ断面図
（ｂ）は図１（ａ）のＡ−Ａ断面図
【図２】第２の形態の半導体装置を示す断面図
【図３】第３の形態の半導体装置を示す断面図
【図４】第４の形態の半導体装置を示す断面図
【図５】第５の形態の半導体装置を示す断面図
【図６】第６の形態の半導体装置を示す断面図
【図７】第７の形態の半導体装置を示す断面図
【図８】第８の形態の半導体装置を示す断面図
【図９】（ａ）は従来の半導体装置の平面図、（ｂ）は
図９（ａ）のＢ−Ｂ断面図
図９（ａ）のＢ−Ｂ断面図
【図１０】従来の半導体装置を示す断面図
２ 第１の導電型の半導体基板としてのｐ--型半導体基
板 ３ 第１の導電型のウェル拡散領域としてのｐ- 型ウェ
ル拡散領域 ４，５ 第１及び第２の素子としてのｎ+ 型拡散領域 ６ フィールド酸化膜 １６ 第１の導電型のチャネルカット用拡散領域として
のｐ++型チャネルカット用拡散領域 ２２ 第１の導電型の半導体基板としてのｎ--型半導体
基板 ２３ 第１の導電型のウェル拡散領域としてのｎ- 型ウ
ェル拡散領域 ２４，２５ 第１及び第２の素子としてのｐ+ 型拡散領
域 ２８ 第１の導電型のチャネルカット用拡散領域として
のｎ++型チャネルカット用拡散領域 ３３，３７ 第１及び第２の素子としてのｎＭＯＳトラ
ンジスタ ４３，４７ 第１及び第２の素子としてのｐＭＯＳトラ
ンジスタ Ｂ２，Ｂ４ 境界
板 ３ 第１の導電型のウェル拡散領域としてのｐ- 型ウェ
ル拡散領域 ４，５ 第１及び第２の素子としてのｎ+ 型拡散領域 ６ フィールド酸化膜 １６ 第１の導電型のチャネルカット用拡散領域として
のｐ++型チャネルカット用拡散領域 ２２ 第１の導電型の半導体基板としてのｎ--型半導体
基板 ２３ 第１の導電型のウェル拡散領域としてのｎ- 型ウ
ェル拡散領域 ２４，２５ 第１及び第２の素子としてのｐ+ 型拡散領
域 ２８ 第１の導電型のチャネルカット用拡散領域として
のｎ++型チャネルカット用拡散領域 ３３，３７ 第１及び第２の素子としてのｎＭＯＳトラ
ンジスタ ４３，４７ 第１及び第２の素子としてのｐＭＯＳトラ
ンジスタ Ｂ２，Ｂ４ 境界
Claims (6)
- 【請求項１】 第１の導電型の半導体基板内に、同半導
体基板と同一の導電型でありかつ半導体基板よりも高濃
度の第１の導電型のウェル領域を形成し、このウェル拡
散領域には前記半導体基板の導電型とは異なる第２の導
電型の第１の素子を形成するとともに、前記半導体基板
内には半導体基板の導電型とは異なる第２の導電型の第
２の素子を形成し、前記第１及び第２の素子をフィール
ド酸化膜で分離した半導体装置。 - 【請求項２】 前記フィールド酸化膜の直下において、
前記第１及び第２の素子に隣接するように高濃度の第１
の導電型のチャネルカット用拡散領域を形成した請求項
１に記載の半導体装置。 - 【請求項３】 前記ウェル拡散領域は、その境界が前記
フィールド酸化膜の直下において前記第１の素子及び第
２の素子のほぼ中央に位置するように形成されている請
求項１に記載の半導体装置。 - 【請求項４】 前記第２の素子は第１及び第２の端部を
備え、第１の端部は外部入力端子に接続され、第２の端
部は入力回路に接続されることと、 前記第２の素子及び前記半導体基板は前記入力回路を保
護するためのｐｎ接合ダイオードを構成することとを含
む請求項１〜３のいずれか一項に記載の半導体装置。 - 【請求項５】 前記第１の素子及び第２の素子はｎＭＯ
Ｓトランジスタである請求項１〜３のいずれか一項に記
載の半導体装置。 - 【請求項６】 前記第１の素子及び第２の素子はｐＭＯ
Ｓトランジスタである請求項１〜３のいずれか一項に記
載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23724195A JP3419606B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置とその製造方法 |
| US08/630,851 US5751047A (en) | 1995-09-14 | 1996-04-11 | Semiconductor circuit with reduced P-N junction capacitance |
| KR1019960039953A KR100199438B1 (ko) | 1995-09-14 | 1996-09-14 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23724195A JP3419606B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982811A true JPH0982811A (ja) | 1997-03-28 |
| JP3419606B2 JP3419606B2 (ja) | 2003-06-23 |
Family
ID=17012492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23724195A Expired - Lifetime JP3419606B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751047A (ja) |
| JP (1) | JP3419606B2 (ja) |
| KR (1) | KR100199438B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978437B1 (en) | 2000-10-10 | 2005-12-20 | Toppan Photomasks, Inc. | Photomask for eliminating antenna effects in an integrated circuit and integrated circuit manufacture with same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242294A (ja) | 1997-02-27 | 1998-09-11 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
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|---|---|---|---|---|
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| JPH0199251A (ja) * | 1987-10-13 | 1989-04-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2706460B2 (ja) * | 1988-03-14 | 1998-01-28 | 富士通株式会社 | イオン注入方法 |
| JPH0766946B2 (ja) * | 1989-03-31 | 1995-07-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1995
- 1995-09-14 JP JP23724195A patent/JP3419606B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-11 US US08/630,851 patent/US5751047A/en not_active Expired - Lifetime
- 1996-09-14 KR KR1019960039953A patent/KR100199438B1/ko not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978437B1 (en) | 2000-10-10 | 2005-12-20 | Toppan Photomasks, Inc. | Photomask for eliminating antenna effects in an integrated circuit and integrated circuit manufacture with same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5751047A (en) | 1998-05-12 |
| KR100199438B1 (ko) | 1999-06-15 |
| JP3419606B2 (ja) | 2003-06-23 |
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