JPS5965481A - 半導体装置 - Google Patents

半導体装置

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JPS5965481A
JPS5965481A JP57175954A JP17595482A JPS5965481A JP S5965481 A JPS5965481 A JP S5965481A JP 57175954 A JP57175954 A JP 57175954A JP 17595482 A JP17595482 A JP 17595482A JP S5965481 A JPS5965481 A JP S5965481A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置、特にＭ（ＪＳ集積回路の高密度・
集積化を可能とする構造に関する。
集積回路の高密度・集積化をはかるためには、装置内の
各素子の手厚化と各素子の間隔の近接化−の両者をはか
らねばならない。第１図はこれまでの最も一般的方法に
よって製作されたｒｖｉ　（Ｊ　Ｓ集積回路の断面図で
ある。−導電形単結晶半導体基板（以下単に基板という
）１１の表面に２つのＭＵＳ形トランジスタ素子ＡＩ、
（、’ｌが素子間分離絶縁領域（以下単に分離領域とい
う）Ｂｌによって相互に分離されている。おのおののＭ
（ＪＳ形トランジスタのソースおよびドレインは１５ａ
”′ｂおよび１５ａ−ｂで示され、その′電流は多結晶
シリコンゲート電極１３ａ、＋１３Ｃにより制御される
。
１３ｂは多結晶シリコン配線である。図では簡略のため
電極引出線は画かず省略している。分離領域ＢＩＪｊ：
２つの作用をもつ。一つは文字どお＃）１４接せる各素
子の分離であり、池の一つは素子間の配線をなすための
導線の布設である。通常厚い酸化膜よりなるが、素子間
の電気的分離を完全にするため、基板との接触面に基板
と同電導形でより高濃度のチャネルストッパ１４ｂを設
ける。基板をｎ型とすればＣＩのＰ型ドレイン１６ｂと
ＡｌのＰ型ソース１５ａとは完全に遮断される。すなわ
ちチャネルストッパ１４ｂのｍ度はがなり高いので配線
１３ｂにより導成率を変化させるいわゆる寄生ＩＳ／ｉ
　（，１Ｂ効果は全く考えられないからである。
分離領域の厚さは通常１４ｍ程度にとるが、ゲート−極
１３ａｌ１３ｃの長さが３μｍ程肝０場合、ＡＩ、（、
’ｌ領域の横方向の長さは１０μｍ程度であるから分離
領域Ｂｌの縦方向の広がりはその１／１０程度であるか
ら、全く平面的構造と考えてよい。しかしＡ　Ｉ　ｒ　
Ｂ１をさらに小形化し＾密度・集積化を実現しようとす
る場合には分離領域Ｂ１の縦方向の広が９、深さが問題
になる。例えばゲート成極１３ａの長さを１μｍｌＡ１
領域の横方向の長さが３〜４μｍの場合には、分離領域
Ｂｌも同じ割合で深さを減少しなければ膜厚の段差が大
きく製作歩留を低下させる。分離領域は前述したとおり
２つの作用があり、素子の分離の目的にはチャネルスト
ッパ１４ｂのｍｅｔｒｉＡｌ、ｃｘｔ小形化した場合で
も低下させることは出来ない。
一方配線の布設という作用を考えると分？域の深さが前
の１／３になるので、直生ＩＶＩ　Ｕδ効果は生じない
としても基板との容喰が格段と増大する。
この点から分離領域の膜厚は前述の１μｍ程度は是非必
要となり、従来の方法では屯気的荷性からみてこれ以下
にすることはできないという欠点がある。
本発明の目的は上記の欠点を除去し、素子間の分離領域
の把縁膜の厚さを９すく、シかも寄生ＭＵＳ効果を生ぜ
しめない高密度・集積化に適した構造の半導体装置を提
供することにある。
本発明は、チャンネルストッパを設けず、基板と同電導
型であるがこれより不純物濃度の高い素子形成領域を別
に形成し、この老子形成領截は分離領域を介して池の素
子形成領域と完全に分離させることに特徴を有する。
以下図面を参照して１祥しく説明する。第３図が本発明
の一実施例である半導体装置の断面図であるが、最初に
その製作工程を第２図により説明する。第２図（ａ）は
−は樽形単結晶シリコン基板の主平面上に窒化シリコン
のような、シリコンの熱酸化を妨げマスク作用を有する
膜を表面に酸化シリコン層を有する基板上に被着させ、
所定の位ｉに存するようエッチした後の状態を示す。２
８ａｘｂは酸化ンリコン膜、２７　ａ＝ｂｌｄｊｄ化シ
リコン膜である。次に歯温酸化を行なえば第２図（ｂ）
の如く窒化シリコン膜である。次に高温酸化を行なえば
第２図（ｂ）の如く窒化ンリコン膜のマスク作用によｒ
）ＭｉＪ８素子を生成する所定の位置Ａ２・Ｂ３では酸
化はすすまず、その各々の所定の位置の間のＢ！頒域に
厚い酸化膜が生じ分離領域２２ｂが作成される。その後
窒化シリコン膜２７ａ−ｂを除去後第２図（Ｃ）の如く
イオン注入法などにより不純物を投入する。このイオン
注入は注入不純物が基板４度より高いように設定する。
次に第２図ｔｄ＞に示すように高温熱処理のような手段
で不純物原子の活性゛、拡散を行いＬ２　＋　０２のよ
うな基板と同成導形であるが？ノ誕度の大なる領ｊｉを
作成する。この際横方向にも拡散が行なわれるから分離
頒１或１３２の両側の下部で重なる。これは従来チャネ
ルストッパとして不純物を導入していた領域に相当する
。しかしこの重なり領域は高濃度の不純物領域が形成さ
れているので、分子ｓ領域Ｂ２に配縁が布設されてもそ
れに起因する薔１生Ｐ、！ＬＩＪＳ効来はない。
第２図（ｆ）以降は通常のイオン注入法による周知の１
ｖｌ（ＪＳ形トランジスタＡ、Ｂの製１乍工４呈である
から説明を省略する。
前記の製造法で製作された第３図の半導体装置の断面構
造を従来の第１図の構造として本発明の効果を明らかに
する。先ず従来の構造ではチャネルストッパ１４ｂが分
離領域Ｂｌ内の基板表面に形成されているのに対し、こ
れに相当する領域は素子形成１固所の基板と同電導形不
純物領域からの横方向拡散によって分離領域と重なった
部分である。そして分４ｔＪ　ｇ　：’ｄｉ　Ｂｓの中
間は基板そのものに上に形成されるから配線が布設され
ても４板３１の濃度が少いから寄生容ｔは少い。従って
分離領域３２ｂの膜厚をうすくすることができるから各
素子全体を平面として取扱うことができ、ＭＯＢ集積回
路の鍋密度高集積化を可能とする。
さらに附加的効果として本構造によれば二つの分雅領賊
の間隔が同一であっ°Ｃもその間に形成されるＭ（ＪＳ
形トランジスタのチャネル幅が広くなり、時性上Ｗ／Ｌ
　（Ｗ　：チャ斗ル幅、Ｌ：チャネル長）が大であり、
１流・相互コンダクタンスにとって極めて有利である。
第４図ｔｃ）Ｉｌ″ｌＸ−素子の平１用図で４３ｃはゲ
ート妊１執、４９．５０がソースおよびゲー）　頭、！
、＆である。この図のａ−ａ’４’４Ｊに浴９断面図と
して従来の方法による第４図（ａ）と、発明による第４
図（ｂ）とを比較してみる。第４図ｆａ）のチャネルス
トッパ４４ａはチャネル部分にくいこむから実際のチャ
ネルｉｌ＠４８　ａは幾何学的チャネル・馬よりかなり
小になる。これに対し白３４図（ｂ）ではチャネルスト
ッパの役をなす４７′はチャネル巾に全くくいこまない
。従ってチャネル幅４５ｂは幾何学的チャネル幅と同一
である。
以上説明した如く、本発明により高腎朋化のため各素子
の寸法を格段と小さくしても、これらの各素子を分離せ
しめる分離絶縁領域の厚みをそれに相応して減少させる
ことができるから、渠、ｒ＊回路全面がほぼ平面として
取扱いうることができ製−造工程上高密度化による歩留
低下が防ぎうる。
さらに実質的に素子のチャネル幅が有効に利用できるの
で特性上も極めて有利である。
【図面の簡単な説明】
巣１図は従来の一般的な■ν１０Ｓ集積回路の断面図を
、第２図は本発明の一実施例たるＭ（ＪＳ集積回路の製
作工程を、第３図は第２図に示す工程により得られたる
Ｍ（ＪＳ果遺回路の断＋ｆｕ図を、第４図は第１図およ
び第３図のＭ（ＪＳ集積回路のチャネル１喘方向の１＠
而図である。 ３１・・・・・・半導体基板、３２ａ〜Ｃ・・・・・・
素子間分離絶縁領域、３３ａ＝ｃ・・・・・・ゲート電
極、３３ｂ・・・・・・配線領域、３５ａ−ｂ　ｌ　３
５ａ−ｂ・・・・・・ドレインおよびソース領域、Ｅ３
．Ｌ）３・・・・・・端子形成領域、４２ｂ・・・・・
・素子間分離絶縁領域、４３ｂ・・。 ・・・シリコンゲート電極、４４ｂ・・・・・・基板、
４５ｂ・・・・・・チャネル、４７．４７’・・・・・
・素子形成領域。 第２　図 ＩＩ 第２　閲

Claims (1)

    【特許請求の範囲】
  1. 一電導形単結晶半導体基板の主表面上りこＭ０８形半導
    体素子形成領域、および素子間分離絶縁領域を有する半
    導体装置において、前記素子形成領域は基板と同−電導
    形でこれより不純物濃度が高く、形成されたＭＯＢ形半
    導体素子は完全に該領域内に含まれ、しかも分離絶縁領
    域の外縁に該領域を不純物拡散により生成させる場合の
    拡散時の１黄方向のひろがり程度にのみ接しており、分
    離絶縁領域を介して隣接している他の素子形成領域とは
    完全に分離されているこ七を特徴とする半導体装置。
JP57175954A 1982-10-06 1982-10-06 半導体装置 Granted JPS5965481A (ja)

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US06/839,450 US4700212A (en) 1982-10-06 1986-03-03 Semiconductor integrated circuit device of high degree of integration

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JPH0586663B2 JPH0586663B2 (ja) 1993-12-13

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