JPH0682833B2 - サイリスタの製造方法 - Google Patents
サイリスタの製造方法Info
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- JPH0682833B2 JPH0682833B2 JP60022940A JP2294085A JPH0682833B2 JP H0682833 B2 JPH0682833 B2 JP H0682833B2 JP 60022940 A JP60022940 A JP 60022940A JP 2294085 A JP2294085 A JP 2294085A JP H0682833 B2 JPH0682833 B2 JP H0682833B2
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- type
- base layer
- substrate
- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P70/00—Cleaning of wafers, substrates or parts of devices
- H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H10P70/15—Cleaning before device manufacture, i.e. Begin-Of-Line process by wet cleaning only
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
- H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
- H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、GTO（ゲート・ターンオフ・サイリスタ）な
どのサイリスタの製造方法に関する。
どのサイリスタの製造方法に関する。
一般にGTOは、ゲート電極に正または負のバイアスを印
加することによりターンオン及びターンオフを可能にす
るため、転流回路が不要であり、またスイッチング時間
が短いので高周波で動作できる、といった利点を有す
る。一方GTOは、ターンオフ時の電力損失が一定の値に
達すると熱破壊を起こすため、流し得るアノード電流に
限界があり、その値は高々2000Å程度であって通常のサ
イリスタと比べて電流容量を大きくすることができな
い、という欠点がある。その原因は、GTOをターンオフ
する際に局所的に電流集中が生じることにある。こよう
な現象を緩和するために通常、マルチ・エミッタ構造即
ちカソード領域を分割して複数の小さなGTO（GTOエレメ
ントと呼ぶ）を並列接続した構造とすることが行われ
る。これにより電流集中箇所が分散されるため、ある程
度電流容量を増大することができる。
加することによりターンオン及びターンオフを可能にす
るため、転流回路が不要であり、またスイッチング時間
が短いので高周波で動作できる、といった利点を有す
る。一方GTOは、ターンオフ時の電力損失が一定の値に
達すると熱破壊を起こすため、流し得るアノード電流に
限界があり、その値は高々2000Å程度であって通常のサ
イリスタと比べて電流容量を大きくすることができな
い、という欠点がある。その原因は、GTOをターンオフ
する際に局所的に電流集中が生じることにある。こよう
な現象を緩和するために通常、マルチ・エミッタ構造即
ちカソード領域を分割して複数の小さなGTO（GTOエレメ
ントと呼ぶ）を並列接続した構造とすることが行われ
る。これにより電流集中箇所が分散されるため、ある程
度電流容量を増大することができる。
しかし以上のような改善を行っても、各GTOエレメント
において上記した電流集中が生じるので、本質的な問題
解決にはならない。ターンオフ時に各GTOエレメント間
のアノード電流のバランスが崩れ、ターンオフ過程の最
終時では一個ないし数個のGTOエレメントに電流集中が
起り、これらが破壊してしまうのである。この原因の一
つは、現在のプロセス技術では直径40mm以上のウェーハ
全面に均一な拡散を施し、かつ一様なライフタイムを実
現することが困難なためである。第２の原因は、各GTO
エレメントのターンオフ破壊耐量が十分でないためであ
る。
において上記した電流集中が生じるので、本質的な問題
解決にはならない。ターンオフ時に各GTOエレメント間
のアノード電流のバランスが崩れ、ターンオフ過程の最
終時では一個ないし数個のGTOエレメントに電流集中が
起り、これらが破壊してしまうのである。この原因の一
つは、現在のプロセス技術では直径40mm以上のウェーハ
全面に均一な拡散を施し、かつ一様なライフタイムを実
現することが困難なためである。第２の原因は、各GTO
エレメントのターンオフ破壊耐量が十分でないためであ
る。
この問題を解決するため従来、GTOのｐベース層のシー
ト抵抗を小さくし、ｎエミッタ層とｐベース層の間の接
合耐圧を大きくすることが提案されている（特開昭53−
110386号公報）。また、ｐベース層を低抵抗の均一不純
物濃度層とするためにこれをエピタキシャル法で形成す
ることも提案されている（特開昭52−102687号公報）。
ト抵抗を小さくし、ｎエミッタ層とｐベース層の間の接
合耐圧を大きくすることが提案されている（特開昭53−
110386号公報）。また、ｐベース層を低抵抗の均一不純
物濃度層とするためにこれをエピタキシャル法で形成す
ることも提案されている（特開昭52−102687号公報）。
ところで、ｐベース層のシート抵抗を十分小さくするた
めには、その幅30μｍ程度以上にする必要がある。ま
た、ｐベース層に拡散形成するｎエミッタ層の幅は注入
効率を十分なものとするためには20μｍ程度以上を必要
とする。そうすると、ｐベース層をエピタキシャル法で
形成するためにはエピタキシャル成長層として50μｍ以
上の厚さを必要とすることになる。ところがエピタキシ
ャル成長は1300℃程度の高温で行うため、この工程で基
板のｎベース層に欠陥が形成され、これがライフタイム
の低下をもたらし、GTOのオン電圧上昇をもたらす。ま
た40μｍ以上のエピタキシャル成長層を形成すると、成
長層内にも多数の欠陥が発生するため、ｐベース層のラ
イフタイムも低下し、これもGTOのオン電圧上昇の原因
となる。
めには、その幅30μｍ程度以上にする必要がある。ま
た、ｐベース層に拡散形成するｎエミッタ層の幅は注入
効率を十分なものとするためには20μｍ程度以上を必要
とする。そうすると、ｐベース層をエピタキシャル法で
形成するためにはエピタキシャル成長層として50μｍ以
上の厚さを必要とすることになる。ところがエピタキシ
ャル成長は1300℃程度の高温で行うため、この工程で基
板のｎベース層に欠陥が形成され、これがライフタイム
の低下をもたらし、GTOのオン電圧上昇をもたらす。ま
た40μｍ以上のエピタキシャル成長層を形成すると、成
長層内にも多数の欠陥が発生するため、ｐベース層のラ
イフタイムも低下し、これもGTOのオン電圧上昇の原因
となる。
本発明は上記した点に鑑みなされたもので、ライフタイ
ムが十分高く、ターンオフ破壊耐量の高いサイリスタを
エピタキシャル法を用いることなく製造する方法を提供
することを目的とする。
ムが十分高く、ターンオフ破壊耐量の高いサイリスタを
エピタキシャル法を用いることなく製造する方法を提供
することを目的とする。
本発明は、サイリスタを構成するためのpnpnウェーハ
を、二枚の半導体基板の直接接着技術により構成する。
表面が鏡面研磨された第１導電型ベース層の一部となる
不純物層を有する第１の半導体基板と、表面が鏡面研磨
された第１導電型ベース層の残部となる不純物層を有す
る第２の半導体基板とを、実質的に異物の介在しない状
態で清浄な雰囲気下で研磨面同士を密着させて接合して
接合基板を形成し、次いで加圧することなく200℃以上
の熱処理を前記接合基板に施してその接合強度を高く
し、次いでこの接合基板を用いてpnpnウェーハを形成す
ることを特徴とするサイリスタの製造方法。
を、二枚の半導体基板の直接接着技術により構成する。
表面が鏡面研磨された第１導電型ベース層の一部となる
不純物層を有する第１の半導体基板と、表面が鏡面研磨
された第１導電型ベース層の残部となる不純物層を有す
る第２の半導体基板とを、実質的に異物の介在しない状
態で清浄な雰囲気下で研磨面同士を密着させて接合して
接合基板を形成し、次いで加圧することなく200℃以上
の熱処理を前記接合基板に施してその接合強度を高く
し、次いでこの接合基板を用いてpnpnウェーハを形成す
ることを特徴とするサイリスタの製造方法。
本発明によれば、低抵抗ベース層をエピタキシャル法で
厚く形成する場合のように長時間の高温熱工程を用いる
ことなく、容易にpnpnウェーハを得ることができる。そ
して本発明によれば、ｐベース層,nベース層のライフタ
イムを十分大きいものとすることができるため、オン電
圧が低く、ターンオフ破壊耐量の高いGTOなどのサイリ
スタを実現することができる。
厚く形成する場合のように長時間の高温熱工程を用いる
ことなく、容易にpnpnウェーハを得ることができる。そ
して本発明によれば、ｐベース層,nベース層のライフタ
イムを十分大きいものとすることができるため、オン電
圧が低く、ターンオフ破壊耐量の高いGTOなどのサイリ
スタを実現することができる。
以下図面を参照して本発明の実施例を説明する。
第１図（ａ）〜（ｄ）は一実施例のGTO製造工程を示
す。第１図（ａ）に示すように、高抵抗ｎベース層とな
るn-型Si基板11（第１の半導体基板）の表面にｐベース
層の一部となるｐ型層12を形成したものと、低抵抗ｐベ
ース層の残部となるｐ型Si基板13（第２の半導体基板）
を用意する。ｐ型Si基板13の不純物濃度は1017〜1018／
cm3程度とする。これらの基板の互いに接着すべき表面
は表面粗さ500Å以下に鏡面研磨されている。n-型Si基
板11の表面に形成されたｐ型層12は、ボロンまたはガリ
ウムなどを拡散して得られたもので、拡散幅10〜30μ
ｍ、表面濃度1018／cm3以上とすることが望ましい。そ
してこれらの基板は、表面状態によってはH2O2＋H2SO4
→HF→稀HFによる前処理工程で、脱脂及びステインフィ
ルム除去を行う。次に各基板を清浄な水で数分程度水洗
し、室温でスピンナ乾燥する。この工程は基板の鏡面に
吸着していると思われる水分はそのまま残し、過剰な水
分を除去するもので、吸着水分の殆どが揮散する100℃
以上の加熱乾燥は避ける。
す。第１図（ａ）に示すように、高抵抗ｎベース層とな
るn-型Si基板11（第１の半導体基板）の表面にｐベース
層の一部となるｐ型層12を形成したものと、低抵抗ｐベ
ース層の残部となるｐ型Si基板13（第２の半導体基板）
を用意する。ｐ型Si基板13の不純物濃度は1017〜1018／
cm3程度とする。これらの基板の互いに接着すべき表面
は表面粗さ500Å以下に鏡面研磨されている。n-型Si基
板11の表面に形成されたｐ型層12は、ボロンまたはガリ
ウムなどを拡散して得られたもので、拡散幅10〜30μ
ｍ、表面濃度1018／cm3以上とすることが望ましい。そ
してこれらの基板は、表面状態によってはH2O2＋H2SO4
→HF→稀HFによる前処理工程で、脱脂及びステインフィ
ルム除去を行う。次に各基板を清浄な水で数分程度水洗
し、室温でスピンナ乾燥する。この工程は基板の鏡面に
吸着していると思われる水分はそのまま残し、過剰な水
分を除去するもので、吸着水分の殆どが揮散する100℃
以上の加熱乾燥は避ける。
このような処理を経た基板11,13を、例えばクラス１以
下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面に異
物が介在しない状態で、第１図（ｂ）に示すように研磨
面同士を接触させる。そして密着した基板を2000℃以
上、好ましくは1000〜1200℃で熱処理して接合強度を高
めた接合基板を得る。接合界面14は良好なオーミック接
合特性を示す。
下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面に異
物が介在しない状態で、第１図（ｂ）に示すように研磨
面同士を接触させる。そして密着した基板を2000℃以
上、好ましくは1000〜1200℃で熱処理して接合強度を高
めた接合基板を得る。接合界面14は良好なオーミック接
合特性を示す。
なお、n-型Si基板11の厚さは高抵抗ｎベース層の厚さに
より決まるので、例えば耐圧4.5kV素子では700〜800μ
ｍ程度とする。またｐ型Si基板13の厚さは、上記接合作
業の容易さを考慮して300μｍ程度以上とする。
より決まるので、例えば耐圧4.5kV素子では700〜800μ
ｍ程度とする。またｐ型Si基板13の厚さは、上記接合作
業の容易さを考慮して300μｍ程度以上とする。
このようにして形成した接合基板のｐ型基板13側を研磨
してｐ型層厚みを50μｍ程度に設定し、その後第１図
（ｃ）に示すように、このｐ型基板13側にリンなどを拡
散して20μｍ程度のｎエミッタ層15を形成し、またn-型
Si基板11の裏面にｐエミッタ層16を形成する。なおこの
ｐエミッタ層16は基板接合前に形成してもよい。これに
より、サイリスタの基本構成となるpnpnウェーハが得ら
れる。
してｐ型層厚みを50μｍ程度に設定し、その後第１図
（ｃ）に示すように、このｐ型基板13側にリンなどを拡
散して20μｍ程度のｎエミッタ層15を形成し、またn-型
Si基板11の裏面にｐエミッタ層16を形成する。なおこの
ｐエミッタ層16は基板接合前に形成してもよい。これに
より、サイリスタの基本構成となるpnpnウェーハが得ら
れる。
この後、公知の方法で第１図（ｄ）に示すようにエッチ
ングを行ってｎエミッタ層を複数個に分割し、カソード
電極17,ゲート電極18,アノード電極19,保護膜20等を形
成してGTOが完成する。
ングを行ってｎエミッタ層を複数個に分割し、カソード
電極17,ゲート電極18,アノード電極19,保護膜20等を形
成してGTOが完成する。
第２図は、この実施例によるGTOの不純物濃度分布を示
す。
す。
本実施例によるGTOは従来のものに比べてターンオフ破
壊耐量（ターンオフし得る最大アノード電流）が高く、
オン電圧が低いことが特徴である。実際に阻止電圧4.5k
VのGTOを試作して従来のものと特性比較を行った。その
結果を次に説明する。
壊耐量（ターンオフし得る最大アノード電流）が高く、
オン電圧が低いことが特徴である。実際に阻止電圧4.5k
VのGTOを試作して従来のものと特性比較を行った。その
結果を次に説明する。
第３図は最大ターンオフ電流を比較して示す。図の
（Ａ）が本実施例によるGTOであり、（Ｂ）が従来のGT
O、即ちｐベース層を拡散により形成したものである。
よく知られているように最大ターンオフ電流は、ｐベー
ス層のシート抵抗に逆比例する。従来例（Ｂ）において
は、ｐベース層幅を大きくしてもそのシート抵抗は容易
に低下しない。その理由は、拡散による不純物濃度分布
がほぼ補誤差函数で表わされるためである。これに対し
て本実施例法によるものは、ｐベース層の幅の増加がそ
のシート抵抗と逆比例するため、容易に最大ターンオフ
電流を増大させることができるのである。即ち本実施例
においてｐベース層幅を40μｍとし、そのうちn-型Si基
板11側に拡散により形成されるｐ型層12を20μｍとし、
かつｐ型基板13の濃度を５×1015／cm3としたとき、ｐ
ベース層の総電荷量は１×1015／cm2となり、ｐベース
層シート抵抗は約20Ω／□となる。このとき第３図に示
すように最大ターンオフ電流は約4000Aとなる。ところ
が従来例（Ｂ）では、ｐベース層幅55μｍの時そのシー
ト抵抗が約50Ω／□となり、最大ターンオフ電流は約25
00Aとなってしまうのである。
（Ａ）が本実施例によるGTOであり、（Ｂ）が従来のGT
O、即ちｐベース層を拡散により形成したものである。
よく知られているように最大ターンオフ電流は、ｐベー
ス層のシート抵抗に逆比例する。従来例（Ｂ）において
は、ｐベース層幅を大きくしてもそのシート抵抗は容易
に低下しない。その理由は、拡散による不純物濃度分布
がほぼ補誤差函数で表わされるためである。これに対し
て本実施例法によるものは、ｐベース層の幅の増加がそ
のシート抵抗と逆比例するため、容易に最大ターンオフ
電流を増大させることができるのである。即ち本実施例
においてｐベース層幅を40μｍとし、そのうちn-型Si基
板11側に拡散により形成されるｐ型層12を20μｍとし、
かつｐ型基板13の濃度を５×1015／cm3としたとき、ｐ
ベース層の総電荷量は１×1015／cm2となり、ｐベース
層シート抵抗は約20Ω／□となる。このとき第３図に示
すように最大ターンオフ電流は約4000Aとなる。ところ
が従来例（Ｂ）では、ｐベース層幅55μｍの時そのシー
ト抵抗が約50Ω／□となり、最大ターンオフ電流は約25
00Aとなってしまうのである。
次に電流密度100A/cm2のときのオン電圧の比較結果を第
４図に示す。オン電圧はｐベース層幅と不純物濃度及び
ライフタイムに依存することはよく知られている。図に
示すようにｐベース層幅の増大に伴いオン電圧が増大す
るが、本実施例（Ａ）は従来例（Ｂ）よりｐベース層内
部での注入電子のドリフト効果が少ないため、若干大き
くなっているものと考えられる。4.5kVのGTOで上述した
ｐベース幅において本実施例では最大ターンオフ電流40
00A,オン電圧1.5Vが得られるのに対し、ｐベース幅55μ
ｍの従来例では最大ターンオフ電流2500A,オン電圧2.5V
となっている。このように本実施例により、最大ターン
オフ電流の顕著な増大とオン電圧の低減が図られる。
４図に示す。オン電圧はｐベース層幅と不純物濃度及び
ライフタイムに依存することはよく知られている。図に
示すようにｐベース層幅の増大に伴いオン電圧が増大す
るが、本実施例（Ａ）は従来例（Ｂ）よりｐベース層内
部での注入電子のドリフト効果が少ないため、若干大き
くなっているものと考えられる。4.5kVのGTOで上述した
ｐベース幅において本実施例では最大ターンオフ電流40
00A,オン電圧1.5Vが得られるのに対し、ｐベース幅55μ
ｍの従来例では最大ターンオフ電流2500A,オン電圧2.5V
となっている。このように本実施例により、最大ターン
オフ電流の顕著な増大とオン電圧の低減が図られる。
また前述したエピタキシャル成長法によりｐベース層を
形成する従来法では、厚いｐベース層を形成するとオン
電圧が増大してしまう。例えばｐベース層幅30μｍ程度
でオン電圧約2.0Vである。本実施例のものはこれより明
らかに優れている。
形成する従来法では、厚いｐベース層を形成するとオン
電圧が増大してしまう。例えばｐベース層幅30μｍ程度
でオン電圧約2.0Vである。本実施例のものはこれより明
らかに優れている。
第５図（ａ）〜（ｃ）は別の実施例のGTO製造工程を示
す。第５図（ａ）に示すように、表面が鏡面研磨された
高抵抗ｎベース層となるn-型Si基板（第１の半導体基
板）21の研磨面にｐベース層の一部となるｐ型層22が形
成されたものと、同じく表面が鏡面研磨され、その研磨
面にｐベース層の残部となるｐ型層24が拡散形成された
p-型Si基板23（第２の半導体基板）を用意する。これら
の基板に先の実施例と同様の清浄化処理を施した後、第
３図（ｂ）に示すように先の実施例と同様の条件で研磨
面同士を密着して一体化する。p-型Si基板23はｐ型層24
より高抵抗であればよく、またｎ型であってもよい。そ
してp-型基板23側を所定厚みになるように研磨して、第
３図（ｃ）に示すように不純物拡散によりｎエミッタ層
26及びｐエミッタ層27を形成する。ｐエミッタ層27を基
板接合前に形成してもよいことは先の実施例と同様であ
る。こうして得られたpnpnウェーハを用いて先の実施例
と同様にGTOを形成する。
す。第５図（ａ）に示すように、表面が鏡面研磨された
高抵抗ｎベース層となるn-型Si基板（第１の半導体基
板）21の研磨面にｐベース層の一部となるｐ型層22が形
成されたものと、同じく表面が鏡面研磨され、その研磨
面にｐベース層の残部となるｐ型層24が拡散形成された
p-型Si基板23（第２の半導体基板）を用意する。これら
の基板に先の実施例と同様の清浄化処理を施した後、第
３図（ｂ）に示すように先の実施例と同様の条件で研磨
面同士を密着して一体化する。p-型Si基板23はｐ型層24
より高抵抗であればよく、またｎ型であってもよい。そ
してp-型基板23側を所定厚みになるように研磨して、第
３図（ｃ）に示すように不純物拡散によりｎエミッタ層
26及びｐエミッタ層27を形成する。ｐエミッタ層27を基
板接合前に形成してもよいことは先の実施例と同様であ
る。こうして得られたpnpnウェーハを用いて先の実施例
と同様にGTOを形成する。
第６図は、この実施例により得られたGTOの不純物濃度
分布を示している。この実施例によっても先の実施例と
同様の効果が得られる。第６図からも明らかなように、
この実施例では、ｐベース層のシート抵抗が接着界面25
の両側への拡散層により制御されるため、ｐベース層の
シート抵抗の制御性が先に実施例より向上する。
分布を示している。この実施例によっても先の実施例と
同様の効果が得られる。第６図からも明らかなように、
この実施例では、ｐベース層のシート抵抗が接着界面25
の両側への拡散層により制御されるため、ｐベース層の
シート抵抗の制御性が先に実施例より向上する。
上記実施例では、接合界面25の両側で不純物濃度が異な
るようにしたが、第７図に示すように接着界面25の両側
で不純物濃度が等しくなるようにしてもよい。これはｐ
ベース層のシート抵抗低減のために双方のｐ型層を利用
する場合に有効である。第８図は、ｐ型層22と24の不純
物濃度の大小関係を第６図とは逆にした実施例である。
これは、主としてｎベース層側のｐ型層22でｐベース層
のシート抵抗低減を図る構造である。このようにすれ
ば、ｎエミッタ層からの電子の注入効率を低減させてい
る主原因である高濃度不純物ドープ効果を小さくするこ
とが容易にできる。これによりオン電圧をより小さくす
ることができる。このときのｐベース層の高不純物濃度
層部分は例えば、1015〜1016／cm3のイオン注入に引続
き1000〜1200℃で10〜50時間の熱拡散を行うことにより
形成することができる。
るようにしたが、第７図に示すように接着界面25の両側
で不純物濃度が等しくなるようにしてもよい。これはｐ
ベース層のシート抵抗低減のために双方のｐ型層を利用
する場合に有効である。第８図は、ｐ型層22と24の不純
物濃度の大小関係を第６図とは逆にした実施例である。
これは、主としてｎベース層側のｐ型層22でｐベース層
のシート抵抗低減を図る構造である。このようにすれ
ば、ｎエミッタ層からの電子の注入効率を低減させてい
る主原因である高濃度不純物ドープ効果を小さくするこ
とが容易にできる。これによりオン電圧をより小さくす
ることができる。このときのｐベース層の高不純物濃度
層部分は例えば、1015〜1016／cm3のイオン注入に引続
き1000〜1200℃で10〜50時間の熱拡散を行うことにより
形成することができる。
第９図は、第８図の実施例と同様の目的で同様の不純物
濃度分布を第１図の実施例の方法で実現した場合の不純
物濃度分布を示している。
濃度分布を第１図の実施例の方法で実現した場合の不純
物濃度分布を示している。
以上の実施例はｐベース層内で面内の不純物濃度分布が
均一の場合であるが、本発明はｐベース層内に面内分布
を持たせる場合にも有効である。
均一の場合であるが、本発明はｐベース層内に面内分布
を持たせる場合にも有効である。
第10図（ａ）〜（ｃ）はそのような実施例によるGTO製
造工程を示す。第10図（ａ）に示すように、表面が鏡面
研磨された高抵抗ｎベース層となるn-型Si基板（第１の
半導体基板）31の研磨面にｐベース層の一部となるｐ型
層32を全面形成し、更にその表面のゲート領域に高濃度
のp+型層33を選択的に形成したものと、同じく表面が鏡
面研磨されｐベース層の残部となる比較的低濃度のp-型
Si基板（第２の半導体基板）34の研磨面のゲート領域に
高濃度のp+型層35を選択的に形成したものとを用意す
る。これらの基板を上記各実施例と同様にして接着し
て、第10図（ｂ）に示すように、所定の厚み制御を行っ
た後、ｎエミッタ層37及びｐエミッタ層38を形成する。
ｐエミッタ層38は基板接合前に形成してもよい。この後
第10図（ｃ）に示すように、メサエッチングを行ない、
カソード電極39,ゲート電極40,アノード電極41及び保護
膜42を形成してGTOを完成する。
造工程を示す。第10図（ａ）に示すように、表面が鏡面
研磨された高抵抗ｎベース層となるn-型Si基板（第１の
半導体基板）31の研磨面にｐベース層の一部となるｐ型
層32を全面形成し、更にその表面のゲート領域に高濃度
のp+型層33を選択的に形成したものと、同じく表面が鏡
面研磨されｐベース層の残部となる比較的低濃度のp-型
Si基板（第２の半導体基板）34の研磨面のゲート領域に
高濃度のp+型層35を選択的に形成したものとを用意す
る。これらの基板を上記各実施例と同様にして接着し
て、第10図（ｂ）に示すように、所定の厚み制御を行っ
た後、ｎエミッタ層37及びｐエミッタ層38を形成する。
ｐエミッタ層38は基板接合前に形成してもよい。この後
第10図（ｃ）に示すように、メサエッチングを行ない、
カソード電極39,ゲート電極40,アノード電極41及び保護
膜42を形成してGTOを完成する。
第11図はこのGTOの不純物濃度分布を、第10図（ｃ）の
Ａ−Ａ′及びＢ−Ｂ′位置について示す。
Ａ−Ａ′及びＢ−Ｂ′位置について示す。
この実施例によるGTOは、カソード電極39下の導通部分
のｐベース総電荷量が小さいためオン電圧が小さく、ま
たゲート電極40下のｐベース層が高濃度p+型層33,35の
ために総電荷量が大きく最大ターンオフ電流が大きいも
のとなる。
のｐベース総電荷量が小さいためオン電圧が小さく、ま
たゲート電極40下のｐベース層が高濃度p+型層33,35の
ために総電荷量が大きく最大ターンオフ電流が大きいも
のとなる。
第12図は、上記実施例において接着界面36の位置を僅か
にずらした場合、即ち第10図のn-型Si基板31側のp+型層
33をp-型Si基板34側に形成して、このp+型層33とｐ型層
32の間の接合部を接合界面として選んだ場合の不純物濃
度分布を第11図に対応させて示したものである。このよ
うにしても上記実施例と同様の効果が得られる。
にずらした場合、即ち第10図のn-型Si基板31側のp+型層
33をp-型Si基板34側に形成して、このp+型層33とｐ型層
32の間の接合部を接合界面として選んだ場合の不純物濃
度分布を第11図に対応させて示したものである。このよ
うにしても上記実施例と同様の効果が得られる。
第13図は、第10図の実施例を僅かに変形した実施例によ
るGTOを示す。この実施例では、第10図（ｃ）と比較し
て明らかなように、p+型層33をゲート領域のみならず、
カソード電極下の領域にも格子状に配置している。これ
は、ターンオフ時の電流を遮断するのに都合のよい構造
とした例である。
るGTOを示す。この実施例では、第10図（ｃ）と比較し
て明らかなように、p+型層33をゲート領域のみならず、
カソード電極下の領域にも格子状に配置している。これ
は、ターンオフ時の電流を遮断するのに都合のよい構造
とした例である。
以上の実施例は全てｐベース層内に接合界面を選んだも
のであった。本発明はこれに限られるものではない。例
えば、高抵抗ｎベース層のｐエミッタ層側に低抵抗ｎベ
ース層（バッファ層）を設ける構造のGTOがある。この
ような構造は、逆阻止電圧を犠牲にして順阻止状態にお
ける空乏層の伸びを制限してｎベース幅を小さくし、オ
ン電圧の低減を図ること、及びオン状態におけるｐエミ
ッタ層からの正孔の注入を制御してターンオフ時間の短
縮を図ることを目的として採用される。このような構造
を用いる場合に、低抵抗ｎベース層の内部に基板接合界
面を選ぶ場合も本発明に含まれる。
のであった。本発明はこれに限られるものではない。例
えば、高抵抗ｎベース層のｐエミッタ層側に低抵抗ｎベ
ース層（バッファ層）を設ける構造のGTOがある。この
ような構造は、逆阻止電圧を犠牲にして順阻止状態にお
ける空乏層の伸びを制限してｎベース幅を小さくし、オ
ン電圧の低減を図ること、及びオン状態におけるｐエミ
ッタ層からの正孔の注入を制御してターンオフ時間の短
縮を図ることを目的として採用される。このような構造
を用いる場合に、低抵抗ｎベース層の内部に基板接合界
面を選ぶ場合も本発明に含まれる。
第14図（ａ）〜（ｂ）はその様な実施例のGTO製造工程
を示す。第14図（ａ）に示すように、表面が鏡面研磨さ
れた高抵抗ｎベース層となるn-型Si基板51（第１の半導
体基板）の研磨面に低抵抗ｎベース層の一部となるn+型
層52を形成したものと、同じく表面が鏡面研磨されたn-
型Si基板53（第２の半導体基板）の研磨面に低抵抗ｎベ
ース層の残部となるn+型層54を形成したものとを用意す
る。これらの基板を先の各実施例と同様にして、第14図
（ｂ）に示すように密着して一体化し、必要に応じて研
磨して厚みの制御を行った後、ｐベース層56を拡散形成
し、またｎエミッタ層57及びｐエミッタ層58を形成して
pnpnウェーハを得る。この後通常の工程を経てGTOを形
成する。
を示す。第14図（ａ）に示すように、表面が鏡面研磨さ
れた高抵抗ｎベース層となるn-型Si基板51（第１の半導
体基板）の研磨面に低抵抗ｎベース層の一部となるn+型
層52を形成したものと、同じく表面が鏡面研磨されたn-
型Si基板53（第２の半導体基板）の研磨面に低抵抗ｎベ
ース層の残部となるn+型層54を形成したものとを用意す
る。これらの基板を先の各実施例と同様にして、第14図
（ｂ）に示すように密着して一体化し、必要に応じて研
磨して厚みの制御を行った後、ｐベース層56を拡散形成
し、またｎエミッタ層57及びｐエミッタ層58を形成して
pnpnウェーハを得る。この後通常の工程を経てGTOを形
成する。
第15図はこうして得られたGTOの不純物濃度分布を示
す。
す。
この実施例によっても、エピタキシャル法を利用した従
来の方法に比べて簡単な工程で優れた特性のGTOを得る
ことができる。
来の方法に比べて簡単な工程で優れた特性のGTOを得る
ことができる。
第16図は、上記実施例においてｐベース層内部にも接合
界面59を設けた場合のGTOの不純物濃度分布を第15図に
対応させて示したものである。すなわちこの実施例は、
３枚の基板の密着により上記実施例と同様のGTOを製造
した場合である。
界面59を設けた場合のGTOの不純物濃度分布を第15図に
対応させて示したものである。すなわちこの実施例は、
３枚の基板の密着により上記実施例と同様のGTOを製造
した場合である。
ところで、GTOのターンオフ・ゲインβ*と、GTOのpnpn
構造をpnp及びnpnトランジスタで表現した時のそれぞれ
の電流増幅率αnpnとαpnpの関係は、 β*＝αnpn/（αnpn＋αpnp−１） である。ターンオフ・ゲインβ*を大きくするというこ
とはターンオフ時のゲート電流を小さくして大きい電流
を制御できることを意味する。このためには、上式にお
いてαnpnを大きくすることが必要となる。従来のGTO製
造工程では、単一の基板を用い、エピタキシャル法や拡
散技術を利用してpnpnウェーハを形成し、その後ターン
オフ時のｎベース中のキャリアの減衰を促進するために
金等の重金属を800℃以上の高温で拡散することが行わ
れていた。この結果、ｎベース層のライフタイム低下と
同時にｐベース層のライフタイムも低下してしまい、α
npnが低下するという欠点があった。
構造をpnp及びnpnトランジスタで表現した時のそれぞれ
の電流増幅率αnpnとαpnpの関係は、 β*＝αnpn/（αnpn＋αpnp−１） である。ターンオフ・ゲインβ*を大きくするというこ
とはターンオフ時のゲート電流を小さくして大きい電流
を制御できることを意味する。このためには、上式にお
いてαnpnを大きくすることが必要となる。従来のGTO製
造工程では、単一の基板を用い、エピタキシャル法や拡
散技術を利用してpnpnウェーハを形成し、その後ターン
オフ時のｎベース中のキャリアの減衰を促進するために
金等の重金属を800℃以上の高温で拡散することが行わ
れていた。この結果、ｎベース層のライフタイム低下と
同時にｐベース層のライフタイムも低下してしまい、α
npnが低下するという欠点があった。
これに対して本発明の方法によれば、例えば基板を密着
する前にｎベース層側に金等の重金属を拡散する方法、
あるいは電子線照射，放射線照射等を行って、ｐベース
層のライフタイム低下をもたらすことなくｎベース層の
ライフタイムを低下させることができ、αnpnを大きく
保ってターンオフ・ゲインβ*の大きいGTOを得ることが
できる。この場合電子線等の照射は、これによるタイム
キラーが後の熱工程である程度消滅しても十分な程度大
量に照射しておくことが望ましい。
する前にｎベース層側に金等の重金属を拡散する方法、
あるいは電子線照射，放射線照射等を行って、ｐベース
層のライフタイム低下をもたらすことなくｎベース層の
ライフタイムを低下させることができ、αnpnを大きく
保ってターンオフ・ゲインβ*の大きいGTOを得ることが
できる。この場合電子線等の照射は、これによるタイム
キラーが後の熱工程である程度消滅しても十分な程度大
量に照射しておくことが望ましい。
なお以上においては専らGTOについて説明したが、本発
明は一般のサイリスタは勿論、逆導通サイリスタ，光サ
イリスタなどの各種サイリスタの製造に適用することが
できる。
明は一般のサイリスタは勿論、逆導通サイリスタ，光サ
イリスタなどの各種サイリスタの製造に適用することが
できる。
第１図（ａ）〜（ｄ）は本発明の一実施例によるGTO製
造工程を示す図、第２図はそのGTOの不純物濃度分布を
示す図、第３図及び第４図はそのGTOの特性を従来例に
よるGTOと比較して示す図、第５図（ａ）〜（ｃ）は他
の実施例によるGTO製造工程を示す図、第６図はこの実
施例により得られたGTOの不純物濃度分布を示す図、第
７図及び第８図は第５図の実施例を変形した実施例によ
るGTOの不純物濃度分布を示す図、第９図は第１図の実
施例を変形した実施例によるGTOの不純物濃度分布を示
す図、第10図（ａ）〜（ｃ）は更に他の実施例によるGT
O製造工程を示す図、第11図はそのGTOの不純物濃度分布
を示す図、第12図は第10図の実施例を変形した実施例に
よるGTOの不純物濃度分布を示す図、第13図は同じく第1
0図の実施例を変形した実施例によるGTOを示す図、第14
図（ａ）（ｂ）は更に他の実施例によるGTO製造工程を
示す図、第15図はそのGTOの不純物濃度分布を示す図、
第16図は第14図の実施例を変形した実施例によるGTOの
不純物濃度分布を示す図である。 11…n-型Si基板（高抵抗ｎベース層，第１の半導体基
板）、12…ｐ型層（ｐベース層の一部）、13…ｐ型Si基
板（ｐベース層の残部，第２の半導体基板）、14…接合
界面、15…ｎエミッタ層、16…ｐエミッタ層、17…カソ
ード電極、18…ゲート電極、19…アノード電極、20…保
護膜、21…n-型Si基板（高抵抗ｎベース層，第１の半導
体基板）、22…ｐ型層（ｐベース層の一部）、23…p-型
Si基板（第２の半導体基板）、24…ｐ型層（ｐベース層
の残部）、25…接合界面、26…ｎエミッタ層、27…ｐエ
ミッタ層、31…n-型Si基板（高抵抗ｎベース層，第１の
半導体基板）、32…ｐ型層（ｐベース層の一部）、33…
p+型層、34…p-型Si基板（ｐベース層の残部，第２の半
導体基板）、35…p+型層、36…接合界面、37…ｎエミッ
タ層、38…ｐエミッタ層、39…カソード電極、40…ゲー
ト電極、41…アノード電極、42…保護膜、51…n-型Si基
板（高抵抗ｎベース層，第１の半導体基板）、52…n+型
層（低抵抗ｎベース層の一部）、53…n-型Si基板、54…
n+型層（低抵抗ｎベース層の残部）、55…接合界面、56
…ｐベース層、57…ｎエミッタ層、58…ｐエミッタ層。
造工程を示す図、第２図はそのGTOの不純物濃度分布を
示す図、第３図及び第４図はそのGTOの特性を従来例に
よるGTOと比較して示す図、第５図（ａ）〜（ｃ）は他
の実施例によるGTO製造工程を示す図、第６図はこの実
施例により得られたGTOの不純物濃度分布を示す図、第
７図及び第８図は第５図の実施例を変形した実施例によ
るGTOの不純物濃度分布を示す図、第９図は第１図の実
施例を変形した実施例によるGTOの不純物濃度分布を示
す図、第10図（ａ）〜（ｃ）は更に他の実施例によるGT
O製造工程を示す図、第11図はそのGTOの不純物濃度分布
を示す図、第12図は第10図の実施例を変形した実施例に
よるGTOの不純物濃度分布を示す図、第13図は同じく第1
0図の実施例を変形した実施例によるGTOを示す図、第14
図（ａ）（ｂ）は更に他の実施例によるGTO製造工程を
示す図、第15図はそのGTOの不純物濃度分布を示す図、
第16図は第14図の実施例を変形した実施例によるGTOの
不純物濃度分布を示す図である。 11…n-型Si基板（高抵抗ｎベース層，第１の半導体基
板）、12…ｐ型層（ｐベース層の一部）、13…ｐ型Si基
板（ｐベース層の残部，第２の半導体基板）、14…接合
界面、15…ｎエミッタ層、16…ｐエミッタ層、17…カソ
ード電極、18…ゲート電極、19…アノード電極、20…保
護膜、21…n-型Si基板（高抵抗ｎベース層，第１の半導
体基板）、22…ｐ型層（ｐベース層の一部）、23…p-型
Si基板（第２の半導体基板）、24…ｐ型層（ｐベース層
の残部）、25…接合界面、26…ｎエミッタ層、27…ｐエ
ミッタ層、31…n-型Si基板（高抵抗ｎベース層，第１の
半導体基板）、32…ｐ型層（ｐベース層の一部）、33…
p+型層、34…p-型Si基板（ｐベース層の残部，第２の半
導体基板）、35…p+型層、36…接合界面、37…ｎエミッ
タ層、38…ｐエミッタ層、39…カソード電極、40…ゲー
ト電極、41…アノード電極、42…保護膜、51…n-型Si基
板（高抵抗ｎベース層，第１の半導体基板）、52…n+型
層（低抵抗ｎベース層の一部）、53…n-型Si基板、54…
n+型層（低抵抗ｎベース層の残部）、55…接合界面、56
…ｐベース層、57…ｎエミッタ層、58…ｐエミッタ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新保 優 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭55−103730（ＪＰ，Ａ) 特開 昭56−38864（ＪＰ，Ａ)
Claims (5)
- 【請求項１】表面が鏡面研磨された第１導電型ベース層
の一部となる不純物層を有する第１の半導体基板と、表
面が鏡面研磨された第１導電型ベース層の残部となる不
純物層を有する第２の半導体基板とを、実質的に異物の
介在しない状態で清浄な雰囲気下で研磨面同士を密着さ
せて接合して接合基板を形成し、次いで加圧することな
く200℃以上の熱処理を前記接合基板に施してその接合
強度を高くし、次いでこの接合基板を用いてpnpnウェー
ハを形成することを特徴とするサイリスタの製造方法。 - 【請求項２】第１の半導体基板は高抵抗ｎベース層とな
るn-型Si基板の接合すべき面にｐベース層の一部となる
ｐ型層を形成したものであり、第２の半導体基板はｐベ
ース層の残部となる均一不純物濃度のｐ型Si基板である
特許請求の範囲第１項記載のサイリスタの製造方法。 - 【請求項３】第１の半導体基板は高抵抗ｎベース層とな
るn-型Si基板の接合すべき面にｐベース層の一部となる
ｐ型層を形成したものであり、第２の半導体基板はp-型
Si基板の接合すべき面にｐベース層の残部となるｐ型層
を形成したものである特許請求の範囲第１項記載のサイ
リスタの製造方法。 - 【請求項４】第１の半導体基板は高抵抗ｎベース層とな
るn-型Si基板にｐベース層の一部となる比較的低濃度の
ｐ型層を全面に形成し、更にそのｐ型層内のゲート領域
部に選択的に高濃度のｐ型層を形成したものであり、第
２の半導体基板はｐベース層の残部となる比較的低濃度
のｐ型Si基板のゲート領域部に選択的に高濃度ｐ型層を
形成したものである特許請求の範囲第１項記載のサイリ
スタの製造方法。 - 【請求項５】第１の半導体基板は高抵抗ｎベース層とな
るn-型Si基板に低抵抗ｎベース層の一部となるｎ型層を
形成したものであり、第２の半導体基板は低抵抗ｎベー
ス層の残部となるｎ型層を形成した高抵抗Si基板である
特許請求の範囲第１項記載のサイリスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022940A JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
| EP86300819A EP0190934B1 (en) | 1985-02-08 | 1986-02-06 | Method of manufacturing a thyristor |
| DE8686300819T DE3683378D1 (de) | 1985-02-08 | 1986-02-06 | Verfahren zum herstellen eines thyristors. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022940A JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183966A JPS61183966A (ja) | 1986-08-16 |
| JPH0682833B2 true JPH0682833B2 (ja) | 1994-10-19 |
Family
ID=12096623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022940A Expired - Lifetime JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0190934B1 (ja) |
| JP (1) | JPH0682833B2 (ja) |
| DE (1) | DE3683378D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244054A (ja) * | 2011-05-23 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387721B1 (de) * | 1989-03-14 | 1996-01-24 | Siemens Aktiengesellschaft | Thyristor mit verbessertem Abschaltverhalten |
| JPH07118534B2 (ja) * | 1990-02-22 | 1995-12-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
| NL9000972A (nl) * | 1990-04-24 | 1991-11-18 | Philips Nv | Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag. |
| JP2801127B2 (ja) * | 1993-07-28 | 1998-09-21 | 日本碍子株式会社 | 半導体装置およびその製造方法 |
| US20070120145A1 (en) * | 2003-04-09 | 2007-05-31 | Katsunori Asano | Gate turn-off thyristor |
| US20110086293A1 (en) * | 2009-10-14 | 2011-04-14 | Sang-Jun Kong | Solid oxide fuel cell housing |
| EP2517249B1 (en) * | 2009-12-22 | 2019-01-30 | ABB Schweiz AG | Integrated gate commutated power thyristor |
| CN105590959B (zh) * | 2015-12-17 | 2018-05-29 | 清华大学 | 具有双p基区门阴极结构的门极换流晶闸管及其制备方法 |
| JP6913729B2 (ja) * | 2016-12-21 | 2021-08-04 | 株式会社Sumco | ｐｎ接合シリコンウェーハ |
| CN108899358A (zh) * | 2018-07-11 | 2018-11-27 | 北京优捷敏半导体技术有限公司 | 一种门极可关断晶闸管及其制造方法 |
| EP4053915B1 (en) * | 2021-03-02 | 2024-06-19 | Hitachi Energy Ltd | Gate-commuted thyristor cell with a base region having a varying thickness |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| US4261781A (en) * | 1979-01-31 | 1981-04-14 | International Business Machines Corporation | Process for forming compound semiconductor bodies |
| DE2926734C2 (de) * | 1979-07-03 | 1982-09-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Thyristor mit einem durch plastische Verformung erzeugten pn-Übergang und Verfahren zu einer Herstellung |
| DE3037316C2 (de) * | 1979-10-03 | 1982-12-23 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur Herstellung von Leistungsthyristoren |
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
| JPH0770476B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 半導体装置の製造方法 |
-
1985
- 1985-02-08 JP JP60022940A patent/JPH0682833B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-06 DE DE8686300819T patent/DE3683378D1/de not_active Expired - Lifetime
- 1986-02-06 EP EP86300819A patent/EP0190934B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244054A (ja) * | 2011-05-23 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0190934A2 (en) | 1986-08-13 |
| EP0190934A3 (en) | 1988-03-02 |
| JPS61183966A (ja) | 1986-08-16 |
| DE3683378D1 (de) | 1992-02-27 |
| EP0190934B1 (en) | 1992-01-15 |
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