JPH0324735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0324735A JPH0324735A JP16046389A JP16046389A JPH0324735A JP H0324735 A JPH0324735 A JP H0324735A JP 16046389 A JP16046389 A JP 16046389A JP 16046389 A JP16046389 A JP 16046389A JP H0324735 A JPH0324735 A JP H0324735A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＳ Ｏ
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造における、Ｓｉ能動領域の分離法に関するものである
。
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造における、Ｓｉ能動領域の分離法に関するものである
。
第３図に従来方法によるＳｏｌ構造におけるＳｉ能動領
域の分離方法を示す。
域の分離方法を示す。
半導体基板１に高ドースの酸素イオンを１′５０〜２０
０ＫｅＶの加速エネルギーで深く注入し、結晶性Ｓｔの
薄い（１０００〜２０００人）層３の下層に、シリコン
酸化膜の埋め込み絶縁層２を形成し、次いでフィールド
酸化を行い、素子分離領域４を形成した後に、ゲート酸
化膜５を形成し、ゲート電極材６及び酸化膜７を堆積し
、パターンニング用レジストマスク８を用いて電極材６
および酸化膜７のパターンニングを行い、ゲート電極を
形成する。
０ＫｅＶの加速エネルギーで深く注入し、結晶性Ｓｔの
薄い（１０００〜２０００人）層３の下層に、シリコン
酸化膜の埋め込み絶縁層２を形成し、次いでフィールド
酸化を行い、素子分離領域４を形成した後に、ゲート酸
化膜５を形成し、ゲート電極材６及び酸化膜７を堆積し
、パターンニング用レジストマスク８を用いて電極材６
および酸化膜７のパターンニングを行い、ゲート電極を
形成する。
次に第３図〜）に示すようにソース・ドレイン領域に低
濃度のイオン注入を行い、ゲート電極の側壁に酸化膜の
スペーサ１２を形成し、これらをマスクにして第３図（
Ｃ）に示すように高濃度のイオン注入を行ないＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形
成し、次に第２図（ｄ）に示すようにシリコン酸化膜な
どの層間絶縁膜９を堆積し、ソース・ドレイン部分へコ
ンタクトを形成し、配線材料１０をバターニングしトラ
ンジスタを形成している。
濃度のイオン注入を行い、ゲート電極の側壁に酸化膜の
スペーサ１２を形成し、これらをマスクにして第３図（
Ｃ）に示すように高濃度のイオン注入を行ないＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形
成し、次に第２図（ｄ）に示すようにシリコン酸化膜な
どの層間絶縁膜９を堆積し、ソース・ドレイン部分へコ
ンタクトを形成し、配線材料１０をバターニングしトラ
ンジスタを形成している。
本Ｓｏｌ構造では深い拡散層が不要であり、寄生トラン
ジスタのラッチアップ現象も抑制でき、ｐ−ｎ接合領域
の面積が小さくできるため、容量が大幅に小さくなり、
各トランジスタのスイッチング速度が速くなり、かつ高
集積化に伴うショートチャネル効果を最小限に抑えられ
、微細化が可能である。また、Ｓｔ能動領域が小さくと
れるため、インパクトイオン化によって引き起こされる
フォトカレントやα粒子によるソフトエラーを低減する
ことが可能である利点をもっている。
ジスタのラッチアップ現象も抑制でき、ｐ−ｎ接合領域
の面積が小さくできるため、容量が大幅に小さくなり、
各トランジスタのスイッチング速度が速くなり、かつ高
集積化に伴うショートチャネル効果を最小限に抑えられ
、微細化が可能である。また、Ｓｔ能動領域が小さくと
れるため、インパクトイオン化によって引き起こされる
フォトカレントやα粒子によるソフトエラーを低減する
ことが可能である利点をもっている。
従来のＳＯＩ構造の半導体装置は以上のように構或され
ているので、トランジスタのＳｉ能動領域の分離法とし
てフィールド酸化を用いた素子分離領域を形成する必要
があり、さらに配線をトランジスタのソース・ドレイン
領域と接続する際、これがゲート電極と電気的に短絡し
ないようにゲート電極とコンタクトとの間に十分に広い
領域を確保する必要があった．このため微細化に伴い、
ゲート長が短くなるにもかかわらず、分離法の微細化が
十分でないという問題点があった。
ているので、トランジスタのＳｉ能動領域の分離法とし
てフィールド酸化を用いた素子分離領域を形成する必要
があり、さらに配線をトランジスタのソース・ドレイン
領域と接続する際、これがゲート電極と電気的に短絡し
ないようにゲート電極とコンタクトとの間に十分に広い
領域を確保する必要があった．このため微細化に伴い、
ゲート長が短くなるにもかかわらず、分離法の微細化が
十分でないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＳＯＩ構造におけるトランジスタのＳｉ能動
領域の分離領域の微細化及び自己整合型コンタクトを形
成でき、微細化を実現できる半導体装置の製造方法を得
ることを目的とする。
たもので、ＳＯＩ構造におけるトランジスタのＳｉ能動
領域の分離領域の微細化及び自己整合型コンタクトを形
成でき、微細化を実現できる半導体装置の製造方法を得
ることを目的とする。
この発明に係る半導体装置の製造方法は、トランジスタ
のＳｉ能動領域の分離法として、ポリシリコンゲートを
形成した後に、ゲート電極の側壁に酸化膜のスペーサを
形成し、この酸化膜をマスクにＳＯＩ基板の単結晶シリ
コン層をエッチングし、この部分に斜めイオン注入法に
より、または不純物含有のシリコン系塗布膜（ＳＯＧ）
を塗布したのち熱拡散を行なうことにより、Ｓｉ能動領
域の接合分離層を形成し、また絶縁膜を堆積せずに配線
材料を堆積しパターニングを行なうことにより、自己整
合型コンタクトを形成するようにしたものである。
のＳｉ能動領域の分離法として、ポリシリコンゲートを
形成した後に、ゲート電極の側壁に酸化膜のスペーサを
形成し、この酸化膜をマスクにＳＯＩ基板の単結晶シリ
コン層をエッチングし、この部分に斜めイオン注入法に
より、または不純物含有のシリコン系塗布膜（ＳＯＧ）
を塗布したのち熱拡散を行なうことにより、Ｓｉ能動領
域の接合分離層を形成し、また絶縁膜を堆積せずに配線
材料を堆積しパターニングを行なうことにより、自己整
合型コンタクトを形成するようにしたものである。
この発明においては、上記構成の方法を用いたから、コ
ンタクト形成プロセスを簡略化できるとともにコンタク
ト領域の面積を縮小でき、Ｓｔ能動領域の分離の微細化
が可能となる。
ンタクト形成プロセスを簡略化できるとともにコンタク
ト領域の面積を縮小でき、Ｓｔ能動領域の分離の微細化
が可能となる。
以下、この発明の一実施例を図について説明する。
第１図において、ｌは半導体基板、２は酸化膜、３は結
晶性シリコン層（Ｓｏｌ）、５は酸化膜等のゲート絶縁
膜、６はゲート電極、７は酸化膜、８はゲートパターン
ニング用レジストマスク、・ｌＯは配線層、ｌ１は低濃
度不純物層、１２は酸化膜スペーサ、１３は高濃度不純
物層である。
晶性シリコン層（Ｓｏｌ）、５は酸化膜等のゲート絶縁
膜、６はゲート電極、７は酸化膜、８はゲートパターン
ニング用レジストマスク、・ｌＯは配線層、ｌ１は低濃
度不純物層、１２は酸化膜スペーサ、１３は高濃度不純
物層である。
第２図は第１図（ａ）における上面図を示し、ｌ４は素
子分離領域である。
子分離領域である。
次に第１図．第２図に従って本発明の製法について説明
する． 第１図（ａ）に示すように、本発明は、半導体基板１上
に酸化膜２を形成し、前記酸化膜２上に薄い結晶性シリ
コン層３を形成するＳｏｌ構造を前提とする。この結晶
性シリコン層３は、ｎチャネルトランジスタを形或する
場合、例えばＢをドーズ量２Ｘ１０”個／ｃ１，注入エ
ネルギー３０Ｋｅ■でイオン注入し、ｐチャンネル層と
する。そして該構造において、ＣＭＯＳ｝ランジスタを
形或する上において、第２図に示すように、チャネルの
両側を分離する必要があるため、ゲート電極のソース・
ドレイン方向と垂直の方向の両側は、通常のＬＯＣＯＳ
法等を用いてフィールド酸化による素子分離領域１４を
形成し、隣り合うトランジスタのソース・ドレイン方向
はＳｏｌ構造の結晶性シリコン３でつながっている構造
とする。
する． 第１図（ａ）に示すように、本発明は、半導体基板１上
に酸化膜２を形成し、前記酸化膜２上に薄い結晶性シリ
コン層３を形成するＳｏｌ構造を前提とする。この結晶
性シリコン層３は、ｎチャネルトランジスタを形或する
場合、例えばＢをドーズ量２Ｘ１０”個／ｃ１，注入エ
ネルギー３０Ｋｅ■でイオン注入し、ｐチャンネル層と
する。そして該構造において、ＣＭＯＳ｝ランジスタを
形或する上において、第２図に示すように、チャネルの
両側を分離する必要があるため、ゲート電極のソース・
ドレイン方向と垂直の方向の両側は、通常のＬＯＣＯＳ
法等を用いてフィールド酸化による素子分離領域１４を
形成し、隣り合うトランジスタのソース・ドレイン方向
はＳｏｌ構造の結晶性シリコン３でつながっている構造
とする。
次に第１図（ａ）に示すように、ゲート酸化膜５を形成
した後、ゲート電極材料６，酸化膜７を堆積し、パター
ンニング用のレジストマスク８を用いてゲート電極６を
形成する。
した後、ゲート電極材料６，酸化膜７を堆積し、パター
ンニング用のレジストマスク８を用いてゲート電極６を
形成する。
次にｎチャネルトランジスタを形成する場合、ウエハ全
面にｎ一となるように低濃度不純物．例えばＡｓをドー
ズ量ＩＸＩＯ”個／Ｃ一．注入エネルギー３０ＫｅＶで
イオン注入し、低濃度不純物層１１を形成する。
面にｎ一となるように低濃度不純物．例えばＡｓをドー
ズ量ＩＸＩＯ”個／Ｃ一．注入エネルギー３０ＫｅＶで
イオン注入し、低濃度不純物層１１を形成する。
次に第１図（ｂ）に示すように、酸化膜を堆積し、異方
性エッチングを行なうことにより、ゲート電極６の側壁
に酸化膜のスペーサ１２を形成する。
性エッチングを行なうことにより、ゲート電極６の側壁
に酸化膜のスペーサ１２を形成する。
次に第１図（Ｃ）に示すように、前記酸化膜のスペーサ
ｌ２をマスクとして結晶性シリコンの低濃度不純物Ｆｉ
ｌｌを異方性エッチングし分離する。
ｌ２をマスクとして結晶性シリコンの低濃度不純物Ｆｉ
ｌｌを異方性エッチングし分離する。
次に斜めイオン注入法を用いて低濃度不純物．例えばＡ
ｓをドーズ量ＩＸＩＯ”個／Ｃ一，注入エネルギー３０
ＫｅＶでイオン注入し、高濃度不純物層ｎ゛層１３を形
成し、ＬＤＤ構造を形成する。これによりＳｉ能動領域
の両端に低濃度不純物層１１と高濃度不純物Ｎ ｎ ”
層１３とからなる接合分離層を形或することができる。
ｓをドーズ量ＩＸＩＯ”個／Ｃ一，注入エネルギー３０
ＫｅＶでイオン注入し、高濃度不純物層ｎ゛層１３を形
成し、ＬＤＤ構造を形成する。これによりＳｉ能動領域
の両端に低濃度不純物層１１と高濃度不純物Ｎ ｎ ”
層１３とからなる接合分離層を形或することができる。
あるいはこの高濃度不純物層ｎ″７１１３の形或は、拡
散用不純物を含有するシリコン系無機塗布膜（ＳＯＣ）
を塗布し、熱拡散を行うことにより形成してもよく、こ
のようにしてＳｔ能動領域の両端に低濃度不純物Ｗ１１
１と高濃度不純物Ｎ ｎ ”１ｉ１３とからなる接合分
離層を形成する。
散用不純物を含有するシリコン系無機塗布膜（ＳＯＣ）
を塗布し、熱拡散を行うことにより形成してもよく、こ
のようにしてＳｔ能動領域の両端に低濃度不純物Ｗ１１
１と高濃度不純物Ｎ ｎ ”１ｉ１３とからなる接合分
離層を形成する。
次に第１図（ｄ）に示すように、配線用材料を堆積し、
パターンニングを行なうことにより配線層１０を形成し
、自己整合型コンタクトを形成することができる。
パターンニングを行なうことにより配線層１０を形成し
、自己整合型コンタクトを形成することができる。
このように、本実施例では、単結晶シリコン層の能動領
域の分離法として、Ｓｉ能動領域の両端に接合分離層を
形成し、かつ眉間絶縁膜を形成せずに配線用材料を堆積
しパターンニングすることにより自己整合型コンタクト
による配線層を形成するようにしたため、各トランジス
タの微細化が可能となり、高集積化を図ることができる
。
域の分離法として、Ｓｉ能動領域の両端に接合分離層を
形成し、かつ眉間絶縁膜を形成せずに配線用材料を堆積
しパターンニングすることにより自己整合型コンタクト
による配線層を形成するようにしたため、各トランジス
タの微細化が可能となり、高集積化を図ることができる
。
以上のように、この発明によれば、各トランジスタの能
動領域の分離法として、ポリシリコンゲートを形成した
後に、ゲート電極の側壁に酸化膜のスペーサを形成し、
この酸化膜をマスクにＳＯＩ基板の単結晶シリコン層を
エッチングし、この部分に斜めイオン注入法により、ま
たは不純物含有のシリコン系塗布膜（ＳＯＧ）を塗布し
たのちは結晶性シリコン層（Ｓｏｌ）、４は素子分ＩＩ
ｉｉＩ域、５はゲート絶縁膜、６はゲート電極、７は
酸化膜、８はパターンニング用レジストマスク、９は眉
間絶縁膜、１０は配線層、１１は低濃度不純物層、１２
は酸化膜のスペーサ、１３は高濃度イオン注入層、１４
は素子分離領域である。
動領域の分離法として、ポリシリコンゲートを形成した
後に、ゲート電極の側壁に酸化膜のスペーサを形成し、
この酸化膜をマスクにＳＯＩ基板の単結晶シリコン層を
エッチングし、この部分に斜めイオン注入法により、ま
たは不純物含有のシリコン系塗布膜（ＳＯＧ）を塗布し
たのちは結晶性シリコン層（Ｓｏｌ）、４は素子分ＩＩ
ｉｉＩ域、５はゲート絶縁膜、６はゲート電極、７は
酸化膜、８はパターンニング用レジストマスク、９は眉
間絶縁膜、１０は配線層、１１は低濃度不純物層、１２
は酸化膜のスペーサ、１３は高濃度イオン注入層、１４
は素子分離領域である。
なお図中同一符号は同一又は相当部分を示す。
縁膜を堆積せずに配線材料を堆積しパターニングを行な
うことにより、自己整合型コンタクトによる配線層を形
或するようにしたため、各能動領域の分離法の微細化が
可能となり、高集積化が図れる効果がある。
うことにより、自己整合型コンタクトによる配線層を形
或するようにしたため、各能動領域の分離法の微細化が
可能となり、高集積化が図れる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法のプロセスフローを示す断面側面図、第２図は第１図
（ａ）の上面図、第３図は従来法のプロセスフローを示
す断崩側面図である。
法のプロセスフローを示す断面側面図、第２図は第１図
（ａ）の上面図、第３図は従来法のプロセスフローを示
す断崩側面図である。
Claims (1)
- （１）半導体基板上に絶縁膜層を形成し、前記絶縁層上
に薄い単結晶シリコン層を形成する、ＳＯＩ構造の半導
体装置を製造する方法において、前記単結晶シリコン層
上にポリシリコンゲート電極を形成し、 酸化膜のスペーサを前記電極の側壁に形成し、前記酸化
膜スペーサをマスクとして前記単結晶シリコン層をエッ
チングし、 前記酸化膜スペーサ及びポリシリコンゲート電極上の酸
化膜をマスクとして斜め不純物注入を行うか、または拡
散用不純物を含有するシリコン系無機塗布膜を塗布し、
熱拡散を行うことにより、Ｓｉ能動領域の両端に接合分
離層を形成し、層間絶縁膜の堆積を行なうことなく配線
用材料を堆積しパターニングを行なうことにより自己整
合型コンタクトによる配線層を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046389A JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046389A JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324735A true JPH0324735A (ja) | 1991-02-01 |
| JPH0766972B2 JPH0766972B2 (ja) | 1995-07-19 |
Family
ID=15715490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16046389A Expired - Fee Related JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766972B2 (ja) |
Cited By (18)
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-
1989
- 1989-06-22 JP JP16046389A patent/JPH0766972B2/ja not_active Expired - Fee Related
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