JPH0983353A

JPH0983353A - 分周回路及びフィルタ回路

Info

Publication number: JPH0983353A
Application number: JP24166495A
Authority: JP
Inventors: Hiroshi Shirakawa; 洋白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-20
Filing date: 1995-09-20
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】奇数分周を行っても分周された出力信号のデ
ューティー比を略同一にすることと、高速分周動作を行
うこと。【解決手段】当初、Ｄフリップフロップ１１はクロッ
クＣＫの立ち上がりによって動作してその出力信号Ｑ１
をハイレベルとし、その後、クロックＣＫがローレベル
になってオア回路１６の出力をローレベルにすることに
より、Ｄフリップフロップ１１をリセットし、その出力
信号Ｑ１をローレベルにすることにより、出力信号Ｑ１
をクロックＣＫの３分周信号としている。Ｄフリップフ
ロップ１２は前記出力信号Ｑ１により動作可能状態とリ
セット状態に制御され、その出力信号Ｑ２でＤフリップ
フロップ１１とオア回路１６の状態を制御することによ
り、前記した３分周信号のデューティー比を略同一にし
ており、又、本回路は前記クロックＣＫを直接用いるこ
とにより分周動作を高速化している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号の周波数を低減
させる分周回路に係わり、特に奇数分周を行った場合の
分周信号のデューティー比の調整と動作の高速化に関す
ると共に、供給されるクロックの周波数によってその遮
断周波数が変化するフィルタ回路に関する。

【０００２】

【従来の技術】従来の分周回路は例えば図２３に示すよ
うな構成を有している。当初、Ｄフリップフロップ１、
２の両出力端子Ｑはローレベルであるため、各出力Ｑ
１、Ｑ２も図２４（Ｂ）に示すようにローレベルになっ
ている。この時、ノア回路３の出力はハイレベルになっ
ているため、フリップフロップ１の端子Ｄはハイレベル
となっている。この状態で、図２４（Ａ）で示すように
クロックＣＫが立ち上がってハイレベルになると、Ｄフ
リップフロップ１の出力Ｑ１は図２４（Ｂ）で示すよう
にハイレベルになる。この時点で、Ｄフリップフロップ
２のＤ端子はハイレベルになると共に、ノア回路３の出
力はローレベルになって、フリップフロップ１の端子Ｄ
をローレベルにする。

【０００３】これにより、クロックＣＫが次のサイクル
で立ち上がると、Ｄフリップフロップ２の出力Ｑ２は図
２４（Ｃ）で示すようにハイレベルになるが、逆にＤフ
リップフロップ１の出力Ｑ１はローレベルになる。この
時点で、フリップフロップ２のＤ端子はローレベルにな
ると共に、ノア回路３の出力はローレベルを維持する。
このため、クロックＣＫが更に次のサイクルで立ち上が
ると、フリップフロップ２の出力Ｑ２はローレベルにな
ると共に、ノア回路３の出力はハイレベルになって、フ
リップフロップ１のＤ端子をハイレベルにして、最初の
状態に戻る。以降は、上記動作の繰り返しである。

【０００４】上記のような動作によって得られた図２４
（Ｃ）に示したようにＤフリップフロップ１の出力Ｑ１
（出力Ｑ２でも可）はクロックＣＫを３分周した信号と
なっているが、そのハイレベル（“１”）の長さが１／
３、ローレベル（“０”）の長さが２／３であり、その
デューティー比が同一ではないことが分かる。従って、
従来の分周回路は分周出力のハイレベル期間とローレベ
ル期間に差があっても問題が生じない場合にしか使用で
きなかった。又、分周出力のハイレベル期間とローレベ
ル期間に差があってはならない規定や、規定がなくとも
不明の場合には奇数分周ではなく偶数分周に変更し、即
ちクロックを３分周するのではなく、２倍の２×（クロ
ックの周波数）の信号源を用意して６分周するなどの手
段を用いてハイレベルとローレベルの期間を略同一にす
る必要があり、そのままでは、上記した従来の分周回路
から得られる奇数分周信号を使用できないという不具合
があった。

【０００５】そこで、特願平４−２８７４２０に示すよ
うな分周回路では、奇数分周しても出力のハイレベル
（“１”）とローレベル（“０”）の長さが同一（デュ
ーティー比５０％）になるようなものも既にあるが、こ
の回路ではカウンタを２個使用しなければならず、回路
規模が大きくなると共に、回路のコストが高くなってし
まうという不具合があった。

【０００６】ところで、従来からハイパスフィルタ又は
ローパスフィルタ等のフィルタ回路があるが、この中に
スイッチドキャパシタフィルタを用いてフィルタの遮断
周波数を変化できるものがある。即ち、スイッチドキャ
パシタフィルタへ供給するクロックの周波数を変化させ
ることにより、スイッチドキャパシタフィルタの遮断周
波数が変化して、上記機能を達成するものである。しか
し、従来では前記クロックをカウンタ等で発生させてそ
の周波数を変化させているため、前記スイッチドキャパ
シタフィルタの遮断周波数が高い領域では、その変化ス
テップが粗くなり、逆に低い領域では細かくなり過ぎ
て、非常に使い勝手が悪いという不具合があった。

【０００７】

【発明が解決しようとする課題】上述の如く従来の分周
回路により３分周などの奇数分周を行うと、分周された
出力信号のハイレベル期間の長さとローレベル期間の長
さに差が生じ、即ちデューティー比が同一でなくなるた
め、このような差があっても問題が生じない場合にしか
使用できなかった。

【０００８】又、スイッチドキャパシタフィルタを用い
た従来のフィルタ回路では、スイッチドキャパシタフィ
ルタに供給するクロックをカウンタ等で作成しているた
め、その遮断周波数の変化ステップが高周波領域で粗く
なり、低周波領域で細かくなり過ぎるため、使い勝手が
悪かった。

【０００９】そこで本発明は上記の課題に鑑み、奇数分
周を行っても分周された出力信号のハイレベルとローレ
ベルの期間を略同一にできると共に、高速分周動作を行
うことができる分周回路を提供することと、遮断周波数
の変化ステップが高周波領域及び低周波領域の両領域で
ほぼ同じ変化幅となる使い勝手のよいフィルタ回路を提
供することを目的としている。

【００１０】

【課題を解決するための手段】請求項１の発明は、第１
のデータフリップフロップと、この第１のデータフリッ
プフロップの出力信号をデータ端子に入力する第２のデ
ータフリップフロップと、この第２のデータフリップフ
ロップの出力信号の極性を反転して前記第１のデータフ
リップフロップのデータ端子に入力する反転回路と、前
記第２のデータフリップフロップの出力信号と別途供給
されるクロックとの排他的論理和をとってこの結果信号
を前記第１、第２のデータフリップフロップのクロック
端子に供給する排他的論理和回路とを具備し、前記第１
又は第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出す構成を備えている。

【００１１】請求項２の発明は、前記第２のフリップフ
ロップの出力信号と別途与えられる選択信号との論理積
をとるアンド回路を設け、前記排他的論理和回路はこの
アンド回路の出力信号と前記別途供給されるクロックと
の排他的論理和をとる構成を備えている。

【００１２】請求項３の発明は、第１のデータフリップ
フロップと、この第１のデータフリップフロップの出力
信号と別途供給されるクロックとの排他的論理和をとる
排他的論理和回路と、前記第１のデータフリップフロッ
プの出力信号の極性を反転させてこの第１のデータフリ
ップフロップのデータ端子に入力する第１の反転回路
と、前記排他的論理和回路の出力信号をクロック端子に
入力する第２のデータフリップフロップと、この第２の
データフリップフロップの出力信号を極性反転してこの
第２のデータフリップフロップのデータ端子及び前記第
１のデータフリップフロップのクロック端子に入力する
第２の反転回路とを具備し、前記第１又は第２のデータ
フリップフロップの出力信号を前記クロックの分周信号
として取り出す構成を備えている。

【００１３】請求項４の発明は、別途供給されるクロッ
クをクロック端子に入力する第１のデータフリップフロ
ップと、この第１のデータフリップフロップの出力信号
の極性を反転させる反転回路と、この反転回路の出力信
号をデータ端子に入力すると共に前記クロックをクロッ
ク端子に入力する第２のデータフリップフロップと、前
記反転回路の出力信号と前記クロックと別途与えられる
選択信号との論理和をとりその結果信号を前記第２のデ
ータフリップフロップのリセット端子に入力するオア回
路とを具備し、前記第２のデータフリップフロップの出
力信号を前記クロックの分周信号として取り出す構成を
備えている。

【００１４】請求項５の発明は、前記別途供給されるク
ロックの出力時間を調整するバッファ回路を設け、この
バッファ回路により出力時間が調整された前記クロック
を前記第１、第２のデータフリップフロップのクロック
端子に供給する構成を備えている。

【００１５】請求項６の発明は、別途供給されるクロッ
クをクロック端子に入力する第１のデータフリップフロ
ップと、この第１のデータフリップフロップの出力信号
を反転させる第１の反転回路と、この第１の反転回路の
出力信号をデータ端子に入力すると共に前記クロックを
クロック端子に入力する第２のデータフリップフロップ
と、前記第１の反転回路の出力信号と前記クロックと別
途与えられる選択信号との論理和をとってその結果信号
を前記第２のデータフリップフロップのリセット端子に
入力するオア回路と、前記選択信号の極性を反転する第
２の反転回路と、この第２の反転回路の出力信号と前記
第１のデータフリップフロップの出力信号との論理積否
定をとるナンド回路と、このナンド回路の出力信号と前
記第２のデータフリップフロップの出力信号との論理積
をとってその結果信号を前記第１のデータフリップフロ
ップのデータ端子に入力するアンド回路とを具備し、前
記第２のデータフリップフロップの出力信号を前記クロ
ックの分周信号として取り出す構成を備えている。

【００１６】請求項７の発明は、予め設定された上限値
と下限値の間を別途供給されるクロックをダウンカウン
ト又はアップカウントするアップダウンカウンタと、こ
のアップダウンカウンタのカウント値を検出する計数値
検出回路と、この計数値検出回路により検出されたカウ
ント値に基づいて前記アップダウンカウンタの動作の可
否の制御を行うと共にこのカウンタのカウントモードを
アップカウント状態又はダウンカウント状態に制御し、
且つこのアップダウンカウンタがカウントアップしてい
る期間とカウントダウンしている期間をデューティ比と
する前記クロックの分周信号を出力する制御回路とを具
備した構成を備えている。

【００１７】請求項８の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す２信
号の論理積をとる第１のアンド回路と、前記アップダウ
ンカウンタが上限値又は下限値に到達したことを示す信
号を反転させる反転回路とから成り、前記制御回路は、
前記反転回路の出力信号をリセット端子に入力すると共
に別途供給されるクロックをクロック端子に入力する第
１のデータフリップフロップと、この第１のデータフリ
ップフロップの出力信号と前記第１のアンド回路の出力
信号との論理和をとってその結果信号を前記第１のデー
タフリップフロップのデータ端子に入力するオア回路
と、前記第１のデータフリップフロップの出力信号を遅
延する遅延回路と、この遅延回路の信号をデータ端子に
入力し、その出力信号を前記アップダウンカウンタのカ
ウントモード制御端子に入力する第２のデータフリップ
フロップと、前記第１、第２のデータフリップフロップ
の出力信号の排他的論理和をとって前記アップダウンカ
ウンタのイネーブル端子に入力する第１の排他的論理和
回路と、前記第１のデータフリップフロップの出力信号
と別途与えられる選択信号との論理積をとる第２のアン
ド回路と、この第２のアンド回路の出力信号と前記クロ
ックの排他的論理和をとってその結果信号を前記第２の
データフリップフロップのクロック端子に入力する第２
の排他的論理和回路とから成り、前記第２のデータフリ
ップフロップの出力信号を前記クロックの分周信号とし
て取り出す構成を備えている。

【００１８】請求項９の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す第１
の信号と別途与えられる第１の選択信号との排他的論理
和をとる第１の排他的論理和回路と、前記アップダウン
カウンタのカウント値を示す第２の信号と別途与えられ
る第２の選択信号との排他的論理和をとる第２の排他的
論理和回路と、前記アップダウンカウンタのカウント値
を示す第３の信号と前記第１、第２の排他的論理和回路
の出力信号との論理積否定をとるナンド回路と、前記ア
ップダウンカウンタが上限値又は下限値に到達したこと
を示す信号を反転させる反転回路とから成り、前記制御
回路は、前記反転回路の出力信号をリセット端子に入力
すると共に前記ナンド回路の出力信号をセット端子に入
力するＲ−Ｓフリップフロップと、このＲ−Ｓフリップ
フロップの出力信号をデータ端子に入力し、その出力信
号を前記アップダウンカウンタのカウントモード制御端
子に入力するデータフリップフロップと、このデータフ
リップフロップの出力信号と前記Ｒ−Ｓフリップフロッ
プの出力信号との排他的論理和をとって前記アップダウ
ンカウンタのイネーブル端子に入力する第３の排他的論
理和回路と、前記Ｒ−Ｓフリップフロップの出力信号と
別途与えられる第３の選択信号との論理積をとるアンド
回路と、このアンド回路の出力信号と別途供給されるク
ロックとの排他的論理和をとってその結果信号を前記デ
ータフリップフロップのクロック端子と前記アップダウ
ンカウンタのクロック端子に入力する第４の排他的論理
和回路とから成り、前記データフリップフロップの出力
信号を前記クロックの分周信号として取り出す構成を備
えている。

【００１９】請求項１０の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す第１
の信号と別途与えられる第１の選択信号との排他的論理
和をとる第１の排他的論理和回路と、前記アップダウン
カウンタのカウント値を示す第２の信号と別途与えられ
る第２の選択信号との排他的論理和をとる第２の排他的
論理和回路と、前記アップダウンカウンタのカウント値
を示す第３の信号と前記第１、第２の排他的論理和回路
の出力信号との論理積否定をとるナンド回路と、前記ア
ップダウンカウンタが上限値又は下限値に到達したこと
を示す信号を反転させる第１の反転回路とから成り、前
記制御回路は、別途与えられる第３の選択信号の極性を
反転する第２の反転回路と、この第２の反転回路の出力
信号と別途供給されるクロックと前記ナンド回路の出力
信号との論理和をとる第１のオア回路と、この第１のオ
ア回路の出力信号をセット端子に入力し、その出力信号
を前記アップダウンカウンタのカウントモード制御端子
に入力するフリップフロップと、前記ナンド回路の出力
信号の極性を反転させる第３の反転回路と、この第３の
反転回路の出力信号と前記フリップフロップの出力信号
との論理和をとってその結果信号を前記フリップフロッ
プのデータ端子に入力する第２のオア回路と、前記フリ
ップフロップの出力信号をデータ端子に入力すると共
に、前記クロックをクロック端子に入力するデータフリ
ップフロップと、このデータフリップフロップの出力信
号の極性を反転させる第４の反転回路と、この第４の反
転回路の出力信号と前記第３の選択信号と前記第２の反
転回路の出力信号との論理積をとってその結果信号を前
記アップダウンカウンタのイネーブル端子に入力するア
ンド回路とから成り、前記フリップフロップの出力信号
を前記クロックの分周信号として取り出す構成を備えて
いる。

【００２０】請求項１１の発明は、供給されるクロック
の周波数によりその遮断周波数を変化させるスイッチド
キャパシタフィルタと、クロックを発振する発振器と、
この発振器から発振されたクロックを２^ｎ分周する第１
の分周回路と、この第１の分周回路の分周信号を更に分
周する請求項９又は請求項１０記載の第２の分周回路と
を具備し、この第２の分周回路から出力された分周信号
を前記スイッチドキャパシタフィルタのクロックとして
供給する構成を備えている。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の分周回路の第１の
実施の形態を示した回路図である。１１、１２はＤフリ
ップフロップ、１３は排他的論理和回路、１４は信号の
極性を反転する反転回路である。

【００２２】次に本実施の形態の動作について説明す
る。当初、Ｄフリップフロップ１１、１２の各出力端子
Ｑの出力信号Ｑ１、Ｑ２は図２（Ｂ）、（Ｃ）に示すよ
うにローレベルである。このため、Ｄフリップフロップ
１１の端子Ｄには出力信号Ｑ２の極性が反転回路１４で
反転されて入力されるため、この端子Ｄはハイレベルに
なっている。又、排他的論理和回路１３にはローレベル
の出力信号Ｑ２が入力されている。ここで、図２（Ａ）
に示すようにクロックＣＫが立ち上がってハイレベルに
なると、排他的論理和回路１３の出力ＣＫＴも図２
（Ｄ）に示すように立ち上がってハイレベルになる。こ
れにより、Ｄフリップフロップ１１が動作して、そのＱ
端子の出力信号Ｑ１が図２（Ｂ）に示すようにハイレベ
ルになって、Ｄフリップフロップ１２の端子Ｄをハイレ
ベルとする。

【００２３】その後、図２（Ａ）に示すようにクロック
ＣＫが再び立ち上がってハイレベルになると、排他的論
理和回路１３の出力ＣＫＴも図２（Ｄ）に示すように少
しの間立ち上がるため、Ｄフリップフロップ１２が動作
して、そのＱ端子の出力信号Ｑ２が図２（Ｃ）に示すよ
うにハイレベルになる。この時点で、排他的論理和回路
１３の出力ＣＫＴは図２（Ｄ）に示すようにすぐにロー
レベルになる。これにより、反転回路１４の出力がロー
レベルになるため、Ｄフリップフロップ１１の端子Ｄは
ローレベルになる。次に、図２（Ａ）に示すようにクロ
ックＣＫがローレベルに立ち下がると、排他的論理和回
路１３の出力ＣＫＴは図２（Ｄ）に示すように立ち上が
ってハイレベルになる。この時、Ｄフリップフロップ１
１は動作して、そのＱ端子の出力信号Ｑ１はローレベル
になり、Ｄフリップフロップ１２の端子Ｄはローレベル
になる。

【００２４】その後、図２（Ａ）に示すようにクロック
ＣＫがローレベルに立ち下がると、排他的論理和回路１
３の出力ＣＫＴは図２（Ｄ）に示すように立ち上がって
少しの間ハイレベルになる。これにより、Ｄフリップフ
ロップ１２は動作して、そのＱ端子の出力信号Ｑ２はロ
ーレベルになり、最初の状態に戻る。以降は、上記動作
の繰り返しであり、Ｄフリップフロップ１２の出力信号
Ｑ２（出力信号Ｑ１でも可）は入力クロックＣＫを３分
周したものとなる。

【００２５】本実施の形態によれば、図２（Ａ）に示し
た入力クロックＣＫは３分周され、図２（Ｂ）又は
（Ｃ）に示すように、そのハイレベル期間とローレベル
期間がほぼ同一の分周信号を得ることができる。このた
め、本例の分周回路は各種回路に使用できその汎用性を
向上させることができる。

【００２６】ところで、図１に示した分周回路では、排
他的論理和回路１３の動作遅れ１０ｎＳ、Ｄフリップフ
ロップ１１、１２の動作遅れ１０ｎＳ、クロック信号Ｃ
Ｋのハイレベル（“１”）またはローレベル（“０”）
の最短時間１０ｎＳ、Ｄフリップフロップ１１、１２の
Ｄ端子入力のセットアップ時間を１０ｎＳとした時、図
２（Ｄ）のタイミング波形図に示すように排他的論理和
回路１３によってクロック信号ＣＫの反転を行っている
ため、図２（Ｄ）のＰ１およびＰ２の時点においてＤフ
リップフロッップ１１、１２のクロック入力信号ＣＫＴ
のハイレベル時間が短くなるため、入力クロックＣＫの
最短時間は６０ｎＳとなり、分周回路の動作速度をこれ
以上速くすることができないという不具合があった。

【００２７】図３は本発明の第２の実施の形態を示した
ブロック図である。本例では、図４（Ａ）に示したクロ
ックＣＫを直接Ｄフリップフロップ１１、１２のクロッ
ク端子に供給していると共に、Ｄフリップフロップ１１
の出力信号Ｑ１の極性反転出力と前記クロックＣＫと選
択信号ＳＬとの論理和をオア回路１６で取り、その出力
によりＤフリップフロップ１１にリセットをかける構成
にしている。但し、選択信号ＳＬは０とする。

【００２８】次に本実施の形態の動作について図４のタ
イミングチャートを用いて説明する。当初、Ｄフリップ
フロップ１１、１２の各出力信号Ｑ１、Ｑ２は図４
（Ｂ）、（Ｃ）に示すようにローレベルとなっている。
当初、Ｄフリップフロップ１２の出力信号Ｑ２はローレ
ベルであるため、これが反転回路１４により極性反転さ
れてハイレベルとなり、Ｄフリップフロップ１１のＤ端
子はハイレベルになっている。この状態で、図４（Ａ）
に示すようにクロックＣＫが立ち上がると、Ｄフリップ
フロップ１１はこのクロックの立上がりで動作して、図
４（Ｂ）に示すようにその出力信号Ｑ１がハイレベルに
なって、Ｄフリップフロップ１２のＤ端子をハイレベル
にする。

【００２９】このため、次のクロックＣＫの立ち上がり
でＤフリップフロップ１２が動作して、出力信号Ｑ２が
図４（Ｃ）に示すようにハイレベルになる。これによ
り、反転回路１４の出力がローレベルになる。その後、
図４（Ａ）に示すようにクロックＣＫがローレベルにな
ると、オア回路１６の入力が全てローレベルになるた
め、オア回路１６の出力はローレベルになる。これによ
り、Ｄフリップフロップ１１はリセットされ、図４
（Ｂ）に示すようにその出力信号Ｑ１はローレベルにな
る。すると、Ｄフリップフロップ１２のＤ端子がローレ
ベルになるため、次のクロックＣＫの立上がりで、Ｄフ
リップフロップ１２の出力信号Ｑ２が図４（Ｃ）に示す
ようにローレベルになると共に、反転回路１４の出力が
ハイレベルになり、最初の状態に戻る。以降は、上記動
作の繰り返しにより、Ｄフリップフロップ１１の出力信
号Ｑ１はクロックＣＫのほぼ３分周信号になって、外部
に取り出される。

【００３０】本実施の形態によれば、クロックＣＫを排
他的論理和回路を介さず直接Ｄフリップフロップ１１、
１２に入力しているため、分周動作を第１の実施例に比
べて高速化することができる。又、Ｄフリップフロップ
１１のリセットタイミングをオア回路１６の出力により
調整しているため、分周信号（Ｑ１）は奇数分周におい
ても、クロックＣＫが高速でその周期が６０ｎＳの時、
分周信号のハイレベル期間とローレベル期間の比をほぼ
一定（１０：８）にすることができ、クロックＣＫが低
速でその周期が６００ｎＳの場合には９１：８９とな
る。

【００３１】尚、ＳＬを１とした場合、図１０に示すよ
うにクロックＣＫに対してＤフリップフロップ１１、１
２の出力であるＱ１、Ｑ２は（Ｂ）、（Ｃ）に示すよう
に変化し、出力信号Ｑ１は入力クロックＣＫを４分周し
たものになる。

【００３２】図５は本発明の第３の実施の形態を示した
ブロック図である。本例の構成は図３に示した第２の実
施の形態とほぼ同一であるが、Ｄフリップフロップ１
１、１２に供給するクロックＣＫをバッファ１７を介し
て行っているところが異なっている。

【００３３】次に本実施の形態について説明する。本例
では、図６（Ａ）に示したクロックがバッファ１７によ
り多少遅れてＤフリップフロップ１１、１２のクロック
端子に供給されているため、Ｄフリップフロップ１１、
１２が上記したクロックＣＫの立ち上がりで、動作する
タイミングと、オア回路１６からの出力信号によってＤ
フリップフロップ１１がリセットされるタイミングとが
調整され、Ｄフリップフロップ１１、１２の出力信号Ｑ
１、Ｑ２は図６（Ａ）、（Ｂ）に示すようなタイミング
でハイレベル／ローレベルとなる。

【００３４】これにより、Ｄフリップフロップ１１の出
力信号Ｑ１はクロックＣＫの３分周信号になるが、その
ハイレベルとローレベルの期間を図３に示した第２の実
施例よりも正確に同一（９：９）に合わせることがで
き、しかも、第２の実施例と同様に高速動作をすること
ができる。

【００３５】図７は本発明の第４の実施の形態を示した
ブロック図である。本例では、Ｄフリップフロップ１１
とＤフリップフロップ１２との間に、アンド回路３１が
挿入され、Ｄフリップフロップ１１の出力信号Ｑ１はこ
のアンド回路３１を通して、Ｄフリップフロップ１２の
Ｄ端子に入力されるようになっている。このアンド回路
３１の他方の端子にはナンド回路３２の出力信号が入力
され、このナンド回路３２にはのＤフリップフロップ１
２の出力信号Ｑ２と選択信号ＳＬを反転回路３３で極性
反転した信号が入力されて、これら両信号のナンドが取
られるようになっている。他の構成は図３に示した第２
の実施の形態と同様である。

【００３６】次に本実施の形態について図８のタイミン
グチャートを用いて説明する。当初、Ｄフリップフロッ
プ１１、１２はリセットされていて、各出力信号Ｑ１、
Ｑ２は図８（Ｂ）、（Ｅ）に示すようにローレベルとな
っている。Ｄフリップフロップ１２の出力信号Ｑ２はロ
ーレベルで、これが反転回路１４により極性反転されて
ハイレベルとなり、Ｄフリップフロップ１１のＤ端子が
ハイレベルになっている。この状態で、図８（Ａ）に示
すようにクロックＣＫが立ち上がると、Ｄフリップフロ
ップ１１はクロックＣＫの立上がりで動作して、図８
（Ｂ）に示すようにその出力信号Ｑ１がハイレベルにな
るため、この出力信号Ｑ１はアンド回路３１に入力され
るため、アンド回路３１の出力Ｄ２は図８（Ｃ）に示す
ようにハイレベルとなって、Ｄフリップフロップ１２の
Ｄ端子をハイレベルにする。但し、選択信号ＳＬ＝０で
ローレベルであるため、反転回路３３の出力はハイレベ
ルとなっていて、当初、Ｄフリップフロップ１２の出力
信号Ｑ２がローレベルのため、ナンド回路３２の出力は
ハイレベルになっている。このため、当初、アンド回路
３１は導通状体になっている。

【００３７】従って、Ｄフリップフロップ１２は次のク
ロックＣＫの立上がりにより動作して、その出力信号Ｑ
２が図８（Ｅ）に示すようにハイレベルになると、次の
クロックＣＫの立ち下がりで、オア回路１６の出力が図
８（Ｄ）に示すようにローレベルになって、Ｄフリップ
フロップ１１をリセットするため、その出力信号Ｑ１は
図８（Ｂ）に示すようにローレベルになる。又、上記し
たようにＤフリップフロップ１２の出力信号Ｑ２が図８
（Ｅ）に示すようにハイレベルになると、ナンド回路３
２の出力がローレベルになるため、アンド回路３１は遮
断状態になって、その出力Ｄ２は図８（Ｃ）に示すよう
にローレベルになって、Ｄフリップフロップ１２のＤ端
子をローレベルにする。このため、Ｄフリップフロップ
１２は次のクロックの立ち上がりで、動作して、図８
（Ｅ）に示すようにその出力信号Ｑ２はローレベルにな
る。こうして、Ｄフリップフロップ１１、１２は当初の
状態に戻り、以降は上記動作が繰り返される。

【００３８】本実施の形態によれば、アンド回路３１を
挿入することにより、Ｄフリップフロップ１１がリセッ
トされる前にＤフリップフロップ１２のＤ端子をローレ
ベルにして、Ｄフリップフロップ１２の出力信号Ｑ２
（分周信号）を図８（Ｅ）に示すように早目にローレベ
ルにすることにより、Ｄフリップフロップ１１の出力信
号Ｑ１のハイレベルとローレベルの期間が同一になるよ
うに調整しているため、奇数分周においても、分周信号
のハイレベル期間とローレベル期間の比を正確に一定に
することができ、しかも、第２の実施例と同様に高速動
作をすることができる。

【００３９】図９は本発明の第５の実施の形態を示した
回路図である。本例の構成はＤフリップフロップ１２の
出力信号Ｑ２をアンドゲート１５を介して排他的論理和
回路１３に入力しており、他の構成は図１に示した第１
の実施の形態と同様である。

【００４０】次に本実施の形態の動作について説明す
る。選択信号ＳＬをハイレベルとして、アンドゲート１
５を開けておけば、第１の実施の形態と同様の回路とな
り、同様の動作を行って、図２に示すようにＤフリップ
フロップ１１又は１２の出力信号Ｑ１又はＱ２は入力ク
ロックＣＫを３分周したものとなる。

【００４１】しかし、選択信号ＳＬをローレベル
（“０”）として、アンドゲート１５を閉めておけば、
排他的論理和回路１３の出力であるクロックＣＫＴは図
１０の（Ａ）に示すようにクロックＣＫと同一となる。
このため、図１０の（Ａ）のクロックＣＫＴに対してＤ
フリップフロップ１１、１２の出力であるＱ１、Ｑ２は
図１０の（Ｂ）、（Ｃ）に示すように変化し、結局、Ｄ
フリップフロップ１１又は１２の出力信号Ｑ２は入力ク
ロックＣＫを４分周したものとなる。

【００４２】本実施の形態によれば、選択信号ＳＬによ
り、分周比を１／３又は１／４に容易に変更でき、しか
も、いずれの分周比の場合でも、ハイレベル期間とロー
レベル期間がほぼ同一の分周信号にすることができ、本
例の分周回路は各種回路に使用できその汎用性を更に増
すことができる。

【００４３】図１１は本発明の第６の実施の形態を示し
た回路図である。本例の構成はＤフリップフロップ１１
の出力信号Ｑ１を反転回路１７を介してＤフリップフロ
ップ１１のＤ端子に入力すると共に、Ｄフリップフロッ
プ１２のクロック端子に入力している。又、Ｄフリップ
フロップ１２の出力信号Ｑ２は排他的論理和回路１３に
入力されると共に、反転回路１８を介してＤフリップフ
ロップ１２のデータ端子Ｄに入力されている。

【００４４】次に本実施の形態の動作について説明す
る。図１２（Ａ）のようにクロックＣＫが排他的論理和
回路１３に入力されると、排他的論理和回路１３の出力
ＣＫＴは図１２（Ｄ）に示すように出力されて、Ｄフリ
ップフロップ１１のクロック端子に入力される。これに
より、Ｄフリップフロップ１１は最初のクロックＣＫＴ
の立上がりで、動作し、図１２（Ｄ）で示すようにその
出力信号Ｑ１がハイレベルとなるが、その反転出力が自
身のＤ端子とＤフリップフロップ１２のクロック端子に
入力される。

【００４５】このため、Ｄフリップフロップ１１は次の
クロックＣＫの立上がりで動作し、その出力信号Ｑ１が
図１２（Ｂ）に示すようにローレベルとなるため、その
反転出力が自身のＤ端子とＤフリップフロップ１２のク
ロック端子に入力される。このため、前記反転出力の立
ち下がりにより、Ｄフリップフロップ１２は動作し、そ
の出力信号Ｑ２が図１２（Ｃ）に示すようにハイレベル
となり、その反転出力が自身のＤ端子に入力される。こ
のため、図１２（Ｂ）で示すようにＤフリップフロップ
１１の出力信号Ｑ１が２度目に立ち下がった時、Ｄフリ
ップフロップ１２は動作して、その出力信号Ｑ２は図１
２（Ｃ）に示すようにローレベルになる。以降、上記動
作の繰り返しで、Ｄフリップフロップ１２の出力信号Ｑ
２は入力クロックＣＫを３分周したものとなる。

【００４６】本実施の形態によれば、図１２（Ａ）に示
した入力クロックＣＫは３分周され、図１２（Ｃ）に示
すようにそのハイレベル期間とローレベル期間をほぼ同
一の分周信号にすることができる。このため、本例の分
周回路は各種回路に使用できその汎用性を増すことがで
きるが、特に本例では前段のＤフリップフロップ１１の
出力の反転信号を次段のＤフリップフロップ１２のクロ
ックにしているため、Ｄフリップフロップを多段に接続
した時の分周比を前実施の形態よりも大きくすることが
できる。

【００４７】図１３は本発明の第７の実施の形態を示し
た回路図である。７１は図示されないクロックを予め設
定された上限値と下限値の間でアップカウント又はダウ
ンカウントするアップダウンカウンタ、７２はアップダ
ウンカウンタ７１のカウント値を監視し、それが上限値
又は下限値に達したことを検出する計数値検出回路、７
３は、アップダウンカウンタ７１の動作を制御すると共
に前記クロックを予め決められた分周比に分周した分周
信号として出力する制御回路である。

【００４８】次に本実施形態の動作について説明する。
アップダウンカウンタ７１は例えば前記下限値から図示
されないクロックをカウントアップする。計数値検出回
路７２はアップダウンカウンタ７１のカウント値が上限
値に達すると、これを検出して制御回路７３に通知す
る。制御回路７３前記通知を受けると、アップダウンカ
ウンタ７１の動作を一旦停止した後、ダウンカウントモ
ードにする。これにより、アップダウンカウンタ１は前
記上限値から図示されないクロックをカウントダウンす
る。計数値検出回路７２はアップダウンカウンタ１のカ
ウント値が下限値に達すると、これを検出して制御回路
７３に通知する。制御回路７３は前記通知を受けると、
アップダウンカウンタ７１の動作を一旦停止した後、ア
ップカウントモードにする。

【００４９】制御回路７３は上記制御を行うと共に、ア
ップダウンカウンタ７１が下限値からカウントアップし
ている期間ハイレベルになり、上限値からカウントダウ
ンしている期間ローレベルになる出力信号を出力し、こ
の出力信号は前記クロックを前記アップダウンカウンタ
７１の前記上限値と下限値間の値に対応した比に分周し
た分周信号となる。

【００５０】本実施の形態によれば、分周回路をアップ
ダウンカウンタ７１を用いて構成しているため、アップ
ダウンカウンタ７１のカウント上限値又は下限値を変更
するだけで、分周比を容易に変えることができる。又、
出力される分周信号はカウントアップしている期間ハイ
レベルになり、カウントダウンしている期間ローレベル
になるため、奇数分周しても、前記ハイレベル期間と前
記ローレベル期間を同一にすることができる。

【００５１】図１４は本発明の第８の実施の形態を示し
た回路図である。７１はクロック端子ＣＫに入力される
クロックＣＫを上限値又は下限値までカウントアップ／
ダウンするアップダウンカウンタ、８２はアップダウン
カウンタ７１のカウント出力値ＱＡとＱＢの論理積をと
るアンド回路、８３はアップダウンカウンタ７１のＭＡ
Ｘ／ＭＩＮ信号の極性を反転する反転回路、８４はアン
ド回路８２の出力とＤフリップフロップ８５の出力信号
Ｑ１との論理和をとるオア回路、８５はオア回路８４の
出力信号によりセットされるＤフリップフロップ、８６
はＤフリップフロップ８５の出力信号Ｑ１を時間遅延す
る遅延回路８６、８７は遅延回路８６の遅延信号により
セットされるＤフリップフロップ、８８はＤフリップフ
ロップ８５の出力信号Ｑ１とＤフリップフロップ８７の
出力信号Ｑ２の排他的論理和をとる排他的論理和回路、
８９はクロックＣＫとアンド回路９０の出力信号との排
他的論理和をとる排他的論理和回路、９０はクロックＣ
ＫとＤフリップフロップ８５の出力信号Ｑ１との論理和
をとるアンド回路である。

【００５２】次に本実施の形態の動作を図１５に示した
タイムチヤートに従って説明する。図１５（Ａ）はクロ
ックＣＫを示しており、このクロックＣＫはアップダウ
ンカウンタ７１とＤフリップフロップ８５のクロック端
子ＣＫと排他的論理和回路８９に供給されている。当
初、Ｄフリップフロップ８５とＤフリップフロップ８７
はリセットされていて、図１５（Ｂ）、（Ｃ）に示すよ
うにそれぞれの出力信号であるＱ１、Ｑ２はいずれもロ
ーレベルである。又、この時、排他的論理和回路８８か
ら出るイネーブル信号ＥＮは図１５（Ｅ）で示すように
ローレベルとなっていて、アップダウンカウンタ７１は
動作可能状態になっている。このため、アップダウンカ
ウンタ７１はクロックＣＫをアップカウントする。尚、
クロックＣＫは排他的論理和回路８９を通って、図１５
（Ｄ）に示すようなクロックＣＫＴになってＤフリップ
フロップ８７のクロック端子に入力されている。ここ
で、選択信号ＳＬは１とする。

【００５３】当初、アップダウンカウンタ７１は１、
２、３とカウントして行き、４でカウント上限値に達す
ると、アップダウンカウンタ７１の端子ＱＡ、ＱＢが１
となり、アンド回路８２の出力はハイレベルとなり、こ
れがオア回路８４を通してＤフリップフロップ８５のＤ
端子に入力される。このため、Ｄフリップフロップ８５
は図１５（Ａ）のクロックＣＫの立ち上がりで動作し、
その出力信号Ｑ１は図１５（Ｂ）で示すようにハイレベ
ルになる。この信号Ｑ１は遅延回路８６によって時間遅
延された後、Ｄフリップフロップ８７のＤ端子に入力さ
れる。これにより、Ｄフリップフロップ８７が図１５
（Ｄ）に示したクロックＣＫＴの次の立ち上がりで動作
して、Ｄフリップフロップ８７の出力信号Ｑ２が図１５
（Ｃ）で示すようにハイレベルになる。

【００５４】Ｄフリップフロップ８５の出力信号Ｑ１が
ハイレベルになると、図１５（Ｅ）で示すように排他的
論理和回路８８から出力されるイネーブル信号ＥＮがハ
イレベルになって、アップダウンカウンタ７１の動作を
停止状態にするが、その後、少し経って、Ｄフリップフ
ロップ８７の出力信号Ｑ２がハイレベルになると、図１
５（Ｅ）で示すように排他的論理和回路８８から出力さ
れるイネーブル信号がローレベルになって、アップダウ
ンカウンタ７１を動作可能状態にする。又、この出力信
号Ｑ２がハイレベルになると、アップダウンカウンタ７
１のカウントモード制御端子Ｄ／Ｕがハイレベルになっ
て、アップダウンカウンタ７１はダウンカウントモード
に変わる。

【００５５】その後、アップダウンカウンタ７１はクロ
ックＣＫによりダウンカウント動作をして、カウント値
が３、２、１、となり、カウント下限値０に達して、Ｍ
ＡＸ／ＭＩＮ端子がローレベルになるため、反転回路８
３の出力がハイレベルになって、Ｄフリップフロップ８
５をリセットする。これにより、Ｄフリップフロップ８
５の出力信号Ｑ１が図１５（Ｂ）に示すようにローレベ
ルになると、Ｄフリップフロップ８７のＤ端子が遅延回
路８６の遅延時間分遅れて図１５（Ｃ）に示すようにロ
ーレベルになるため、次の図１５（Ｄ）に示したクロッ
クＣＫＴの立ち上がりでＤフリップフロップ８７が動作
して出力信号Ｑ２がローレベルになる。

【００５６】Ｄフリップフロップ８５の出力信号Ｑ１が
ローレベルになると、排他的論理和回路８８から出力さ
れるイネーブル信号ＥＮが図１５（Ｅ）に示すように再
びハイレベルになって、アップダウンカウンタ７１の動
作が停止される。その後、Ｄフリップフロップ８７の出
力信号Ｑ２がローレベルになると、アップダウンカウン
タ７１がアップカウントモードに変化すると共に、前記
イネーブル信号ＥＮがローレベルになって、当初の状態
と同様になる。以降は上記動作の繰り返しで、結局、図
１５（Ａ）に示したクロックＣＫが図１５（Ｃ）に示す
ように９分周されることになる。アップダウンカウンタ
７１としては、例えばカウンタＩＣである７４１９１又
は７４ＨＣ１９１を使用する。

【００５７】ところで、図１５（Ｆ）、（Ｇ）、（Ｈ）
は選択信号ＳＬが０時の図１４に示した分周回路の動作
を示したタイムチヤートである。この場合、クロックＣ
ＫＴの状況が上記と異なるが、本質的には上記と同様の
動作を行い、Ｄフリップフロップ８５の出力信号Ｑ１は
図１５（Ｆ）に示したようになり、Ｄフリップフロップ
８７の出力信号Ｑ２は図１５（Ｇ）に示したようにな
り、その時、排他的論理和回路８８から出力されるイネ
ーブル信号ＥＮは図１５（Ｈ）に示したようになる。こ
れにより、図１５（Ｇ）に示した出力信号Ｑ２は図１５
（Ａ）に示したクロックＣＫを１０分周したものになっ
ている。

【００５８】本実施の形態によれば、選択信号ＳＬを変
えることにより、分周比を１／１０、１／９までの間の
２段階に変化させることができ、しかも、いずれの分周
比の場合でも、そのハイレベル期間とローレベル期間を
ほぼ同一の分周信号にすることができる。

【００５９】図１６は本発明の第９の実施の形態を示し
た回路図である。７１はＣＫ端子に入力されるクロック
を上限値又は下限値までカウントするアップダウンカウ
ンタ、２２は選択信号ＳＬ１とアップダウンカウンタ７
１のカウント出力値ＱＡとの排他的論理和をとる排他的
論理和回路、２３は選択信号ＳＬ２とアップダウンカウ
ンタ７１のカウント出力値ＱＢとの排他的論理和をとる
排他的論理和回路、２４は排他的論理和回路２２、２３
の出力信号とアップダウンカウンタ７１のカウント出力
値ＱＣの論理和否定をとるナンド回路、２５はアップダ
ウンカウンタ７１のＭＡＸ／ＭＩＮ信号の極性を反転す
る反転回路、２６はナンド回路２４の出力信号によりセ
ットされ、反転回路２５の出力信号によりリセットされ
るＲ−Ｓフリップフロップ、２７はＲ−Ｓフリップフロ
ップ２６の出力信号Ｑ１によってセットされ、排他的論
理和回路２９の出力によって動作するＤフリップフロッ
プ、２８はＲ−Ｓフリップフロップ２６の出力信号Ｑ１
とＤフリップフロップ２７の出力信号Ｑ２の排他的論理
和をとる排他的論理和回路、２９はクロックＣＫとアン
ド回路３０の排他的論理和をとる排他的論理和回路、３
０はクロックＣＫとＲ−Ｓフリップフロップ２６の出力
信号Ｑ２の論理積をとるアンド回路である。

【００６０】次に本実施形態の動作について図１７のタ
イミングチャートを用いて説明する。図１７（Ａ）はク
ロックＣＫを示しており、このクロックＣＫが排他的論
理和回路２９を通して図１７（Ｄ）に示すようにクロッ
クＣＫＴになってアップダウンカウンタ７１とＲ−Ｓフ
リップフロップ２６のクロック端子に供給されている。
当初、Ｒ−Ｓフリップフロップ２６とＤフリップフロッ
プ２７はリセットされていて、図１７（Ｂ）、（Ｃ）に
示すようにこれらフリップフロップのＱ端子出力である
Ｑ１、Ｑ２はいずれもローレベルである。又、この時、
排他的論理和回路２８から出るイネーブル信号ＥＮは図
１７（Ｈ）で示すようにローレベルとなっていて、アッ
プダウンカウンタ７１は動作可能状態になっている。こ
のため、アップダウンカウンタ７１はクロックＣＫＴに
よりアップカウントする。ここで、選択信号ＳＬ１、Ｓ
Ｌ２は共に１で、ＳＬ０も１とする。

【００６１】アップダウンカウンタ７１は１、２、３と
カウントして行き、３でカウント上限値に達すると、そ
の端子ＱＡ、ＱＢがハイレベルとなり、ナンド回路２４
の出力はハイレベルとなって、Ｒ−Ｓフリップフロップ
２６をセットして、その出力信号Ｑ１を図１７（Ｂ）で
示すようにハイレベルにする。これにより、次のクロッ
クＣＫＴでＤフリップフロップ２７が動作して、その出
力信号Ｑ２が図１７（Ｃ）で示すようにハイレベルにな
る。Ｄフリップフロップ２７の出力信号Ｑ１がハイレベ
ルになると、図１７（Ｅ）で示すように排他的論理和回
路２８から出力されるイネーブル信号ＥＮがハイレベル
になって、アップダウンカウンタ７１の動作を停止状態
にするが、Ｄフリップフロップ２７の出力信号Ｑ２がハ
イレベルになると、イネーブル信号ＥＮがローレベルに
なって、アップダウンカウンタ７１を動作可能状態にす
る。又、Ｄフリップフロップ２７の出力信号Ｑ２がハイ
レベルになると、アップダウンカウンタ７１がダウンカ
ウントモードに変わる。

【００６２】その後、アップダウンカウンタ７１はクロ
ックＣＫＴによりダウンカウント動作をして、カウント
値が３、２、１、となり、下限値０に達し、これによ
り、ＭＡＸ／ＭＩＮ端子がローレベルになって、反転回
路２５の出力がハイレベルになって、Ｒ−Ｓフリップフ
ロップ２６をリセットする。これにより、Ｒ−Ｓフリッ
プフロップ２６の出力信号Ｑ１が図１７（Ｂ）に示すよ
うにローレベルになると、Ｄフリップフロップ２７のＤ
端子がローレベルになって、図１７（Ｄ）に示す次のク
ロックＣＫＴでＤフリップフロップ２７が動作して、そ
の出力信号Ｑ２が図１７（Ｃ）に示すようにローレベル
になる。又、前記Ｒ−Ｓフリップフロップ２６の出力信
号Ｑ１がローレベルになると、排他的論理和回路２８か
ら出力されるイネーブル信号ＥＮが図１７（Ｅ）に示す
ようにハイレベルになって、アップダウンカウンタ７１
の動作が停止される。その後、Ｄフリップフロップ２７
の出力信号Ｑ２がローレベルになると、アップダウンカ
ウンタ７１がアップカウントモードに変化すると共に、
前記イネーブル信号ＥＮがローレベルとなってアップダ
ウンカウンタ７１が動作可能状態になって、当初の状態
と同様になる。以降は上記動作の繰り返しで、結局、図
１７（Ａ）に示したクロックＣＫが図１７（Ｂ）に示す
ように９分周されることになる。

【００６３】ところで、図１７（Ｆ）、（Ｇ）、（Ｈ）
は選択信号ＳＬ１、ＳＬ２が共に１で、選択信号ＳＬが
０時の図１６に示した分周回路の動作を示したタイミン
グチヤートである。この場合、クロックＣＫＴの状況が
上記と異なるが、本質的には上記と同様の動作を行い、
図１７（Ｇ）に示したＤフリップフロップ２７の出力信
号Ｑ２は図１７（Ａ）に示したクロックＣＫを１０分周
したものになっている。同様に、選択信号ＳＬ１、ＳＬ
２、ＳＬを１／０のいずれかに選択することにより、分
周比を図１８に示すように１／１６、１／１５、１／１
４、１／１３、１／１２、１／１１、１／１０、１／９
までの間の８段階に変化させることができる。

【００６４】本実施の形態によれば、選択信号ＳＬ１、
ＳＬ２、ＳＬを変えることにより、分周比を１／１６、
１／１５、１／１４、１／１３、１／１２、１／１１、
１／１０、１／９までの間の８段階に変化させることが
でき、しかも、いずれの分周比の場合でも、そのハイレ
ベル期間とローレベル期間がほぼ同一の分周信号にする
ことができる。特に、本例の分周回路は分周比を細かい
ステップにて変化できるため、各種回路に使用できその
汎用性を更に増すことができる。

【００６５】図１９は本発明の第１０の実施の形態を示
したブロック図である。本例は、図１６に示した第９の
実施の形態と異なり、図２０（Ａ）に示したクロックＣ
Ｋを直接Ｒ−Ｓ兼Ｄフリップフロップ（以降、単にフリ
ップフロップと称する）３４及びＤフリップフロップ２
７に供給する構成を採っているため、ナンド回路２４と
フリップフロップ３４との間に、オア回路５４、反転回
路５６が挿入され、又、Ｄフリップフロップ２７のＱ端
子出力と、アップダウンカウンタ７１のイネーブル端子
ＥＮとの間に、反転回路５８とアンド回路５９が挿入さ
れている。更に、選択信号ＳＬ０はアンド回路５９に入
力されると共に、反転回路５７によるＳＬ０の反転信号
がオア回路５４に入力されている。

【００６６】次に本実施の形態の動作について図２０の
タイミングチャートを用いて説明する。まず、選択信号
ＳＬ０、ＳＬ１、ＳＬ２は全て１とする。当初、フリッ
プフロップ３４とＤフリップフロップ２７はリセット状
態でその出力信号Ｑ１、Ｑ２は図２０（Ｃ）、（Ｄ）に
示すようにローレベルになっているものとする。当初、
アップダウンカウンタ７１はアップカウントモードの動
作可能状態で、図２０（Ａ）に示すようなクロックＣＫ
を図２０（Ｂ）に示すように１、２、３とカウントアッ
プし、そのカウント値が上限値４に達すると、アップダ
ウンカウンタ７１の出力信号ＱＡ、ＱＢはハイレベルに
なる。これにより、排他的論理和回路２２、２３の出力
信号はハイレベルになり、ナンド回路２４の出力信号は
ハイレベルからローレベルになる。

【００６７】この状態で、上記したクロックＣＫがロー
レベルになると、オア回路５４の出力がローレベルにな
って、フリップフロップ３４をセットする。これによ
り、フリップフロップ３４の出力信号Ｑ１は図２０
（Ｃ）に示すようにハイレベルになり、Ｄフリップフロ
ップ２７をセット可能状態にする。又、この時、上記し
たようにナンド回路２４の出力信号がローレベルになる
と、反転回路５６の出力信号がハイレベルになるため、
アンド回路５９の出力であるイネーブル信号ＥＮが図２
０（Ｅ）で示すようにハイレベルとなり、アップダウン
カウンタ７１の動作を停止する。その後、Ｄフリップフ
ロップ２７は次のクロックＣＫの立ち上がりで動作し、
その出力信号Ｑ２が図２０（Ｄ）に示したようにハイレ
ベルになる。この出力信号Ｑ２がハイレベルになると、
反転回路５８の出力がローレベルになるため、アンド回
路５９の出力であるイネーブル信号ＥＮが図２０（Ｅ）
で示すようにローレベルとなり、アップダウンカウンタ
７１の動作を可能状態にする。更に、上記したようにフ
リップフロップ３４の出力信号Ｑ１がハイレベルになる
と、この出力信号Ｑ１がＤ／Ｕ端子に入力されているた
め、アップダウンカウンタ７１がダウンカウントモード
になる。

【００６８】この状態で、図２０（Ａ）に示すようなク
ロックＣＫがアップダウンカウンタ７１に入力される
と、カウンタ７１はカウントダウンして、図２０（Ｂ）
に示すように３、２、１とカウントし、下限値の０まで
カウントすると、アップダウンカウンタ７１のＭＡＸ／
ＭＩＮ端子からハイレベルの信号が出力され、この信号
が反転回路２５によりローレベルになって、フリップフ
ロップ３４をリセットする。これにより、フリップフロ
ップ３４の出力信号Ｑ１が図２０（Ｃ）に示すようにロ
ーレベルになる。この出力信号Ｑ１がローレベルになる
と、Ｄフリップフロップ２７が次のクロックＣＫの立ち
上がりで、リセットされ、その出力信号Ｑ２は図２０
（Ｄ）で示すようにローレベルになる。又、フリップフ
ロップ３４の出力信号Ｑ１がローレベルになると、アッ
プダウンカウンタ７１がアップカウントモードになり、
上記クロックＣＫを１、２、３とカウントアップして、
最初の状態に戻る。以降、上記した動作の繰り返しで、
図２０（Ａ）に示したクロックＣＫが９分周された、フ
リップフロップ３４の出力信号Ｑ１が外部に分周信号と
て取り出される。

【００６９】ここで、図２０（Ｆ）、（Ｇ）、（Ｈ）
は、選択信号ＳＬ０＝０、ＳＬ＝１、ＳＬ２＝１の場合
で、ＳＬ０＝０とした時の図１９に示した分周回路の動
作を示したものである。オア回路５４の出力信号は常に
ハイレベルとなり、フリップフロップ３４はセットされ
っぱなしになってＤフリップフロップとして動作する。
このため、アップダウンカウンタ７１は図２０（Ｆ）で
示すように上限値５までカウントアップし、フリップフ
ロップ３４の出力信号Ｑ１はこの上限値５に達した後の
次のクロックＣＫの立ち上がりで、図２０（Ｇ）で示す
ようにハイレベルになる。このため、Ｄフリップフロッ
プ２７の出力信号Ｑ２は次のクロックＣＫの立ち上がり
で図２０（Ｈ）で示したようにハイレベルになる。アッ
プダウンカウンタ７１はフリップフロップ３４の出力信
号Ｑ１がハイレベルになると、ダウンカウントモードに
なり、上記したクロックＣＫを４、３、２、１とダウン
カウントして行き、下限値０に達する。フリップフロッ
プ３４の出力信号Ｑ１はこの下限値５に達した後の次の
クロックＣＫの立ち上がりで、図２０（Ｇ）で示すよう
にローレベルになる。このため、Ｄフリップフロップ２
７の出力信号Ｑ２は次のクロックＣＫの立ち上がりで図
２０（Ｈ）で示したようにローレベルになって、当初の
状態に戻る。以降、上記した動作の繰り返しで、図２０
（Ａ）に示したクロックＣＫが１０分周された、フリッ
プフロップ３４の出力信号Ｑ１が外部に分周信号として
取り出される。

【００７０】本実施の形態によれば、アップダウンカウ
ンタ７１の上限値と下限値のカウント期間により、分周
信号のハイレベル期間とローレベル期間を割り当ててい
るため、両期間の比率は奇数分周時にも、同一であり、
しかも、クロックＣＫが直接フリップフロップ３４及び
Ｄフリップフロップ２７に入力されているため、図１６
に示した第９の実施例よりも高速分周動作を行うことが
できる。又、本例も、選択信号ＳＬ０、ＳＬ１、ＳＬ２
を変えることにより、容易にその分周比を変更すること
ができる。

【００７１】図２１は本発明のフィルタ回路の一実施の
形態を示したブロック図である。１４１は被分周クロッ
クを発振する発振器（ＯＳＣ）、１４２は発振器１４１
から入力されるクロックを２^ｎ分周する第１の分周回
路、１４３はこの第１の分周回路１４２の出力である周
波数ｆ１の分周信号を更に分周する第２の分周回路、１
４４はこの第２の分周回路の出力信号である周波数ｆ２
の分周信号をクロックによりその遮断周波数を変化させ
るスイッチドキャパシタフィルタである。

【００７２】次に本実施の形態について説明する。スイ
ッチドキャパシタフィルタ１４４はローパスフィルタ
（ＬＰＦ）やハイパスフィルタ（ＨＰＦ）などがある
が、その遮断周波数は入力クロックｆ２の周波数の１／
５０乃至１／１００となっている。このため、分周回路
１４３から入力されるクロックの周波数ｆ２を変化させ
ると、スイッチドキャパシタフィルタ１４４の遮断周波
数は、例えば図２２に示すように変化する。

【００７３】ここで、分周回路１４２は極めて一般的な
構成であるフリップフロップを多段に組合わせた構成を
有し、２^ｎ分周を行う分周回路である。これにより、発
振器１４１の発振クロックは前記分周回路１４２のフリ
ップフロップが１段では２分周、２段では４分周、３段
では８分周される。分周回路１４３は上記した第９の実
施の形態又は第１０の実施の形態に示したような構成の
分周回路であって、セレクト信号により１６分周から９
分周の間の８段階の分周ができるようになっている。但
し、第１０の実施の形態の分周回路は遮断周波数が高周
波となる場合に適している。

【００７４】分周回路１４１から出力される分周信号の
周波数ｆ１は図２２に示すように１２５ＫＨｚ、２５０
ＫＨｚ、…８０００ＫＨｚのように各２倍の周波数とな
る信号を選択して出力することができる。このため、次
段の分周回路１４３では前記２倍ずつに変化する分周信
号を８段階に分割した周波数ｆ２の分周信号をクロック
としてスイッチドキャパシタフィルタ１４４に出力して
いる。

【００７５】本実施の形態によれば、スイッチドキャパ
シタフィルタ１４４の遮断周波数を汎用的に使う場合、
その低い周波数領域及び高い周波数領域の両領域に亙っ
て、図２２に示すように周波数の変化ステップをほぼ同
じ比率とすることができ、良好な使い勝手を得ることが
できる。

【００７６】

【発明の効果】以上記述した如く請求項１乃至請求項６
のいずれかに記載の分周回路によれば、奇数分周を行っ
ても分周された出力信号のデューティ比を略同一にでき
る。

【００７７】請求項７乃至請求項１０のいずれかに記載
の分周回路によれば、奇数分周を行っても分周された出
力信号のデューティ比を略同一にできると共に、高速分
周動作を行うことができる。

【００７８】請求項１１記載のフィルタ回路によれば、
遮断周波数の変化のステップを低周波領域から高周波領
域の広い範囲に亙ってほぼ同じ割合にすることができ、
回路の使い勝手を向上させることができる。

【図面の簡単な説明】

【図１】本発明の分周回路の第１の実施の形態を示した
ブロック図。

【図２】図１に示した分周回路の動作を示したタイミン
グチャート。

【図３】本発明の分周回路の第２の実施の形態を示した
ブロック図。

【図４】図３に示した分周回路の動作を示したタイミン
グチャート。

【図５】本発明の分周回路の第３の実施の形態を示した
ブロック図。

【図６】図５に示した分周回路の動作を示したタイミン
グチャート。

【図７】本発明の分周回路の第４の実施の形態を示した
ブロック図。

【図８】図７に示した分周回路の動作を示したタイミン
グチャート。

【図９】本発明の分周回路の第５の実施の形態を示した
ブロック図。

【図１０】図９に示した分周回路の動作を示したタイミ
ングチャート。

【図１１】本発明の分周回路の第６の実施の形態を示し
たブロック図。

【図１２】図１１に示した分周回路の動作を示したタイ
ミングチャート。

【図１３】本発明の分周回路の第７の実施の形態を示し
たブロック図。

【図１４】本発明の分周回路の第８の実施の形態を示し
たブロック図。

【図１５】図１４に示した分周回路の動作を示したタイ
ミングチャート。

【図１６】本発明の分周回路の第９の実施の形態を示し
たブロック図。

【図１７】図１６に示した分周回路の動作を示したタイ
ミングチャート。

【図１８】図１６に示した分周回路における選択信号と
分周数の関係を示した図。

【図１９】本発明の分周回路の第１０の実施の形態を示
したブロック図。

【図２０】図１９に示した分周回路の動作を示したタイ
ミングチャート。

【図２１】本発明のフィルタ回路の一実施の形態を示し
たブロック図。

【図２２】図２１に示した回路の分周数とクロックの周
波数及びスイッチドキャパシタフィルタの遮断周波数と
の関係を示した図。

【図２３】従来の分周回路の一例を示したブロック図。

【図２４】図２１に示した分周回路の動作を示したタイ
ミングチャート。

【符号の説明】

１１、１２、２７、８５、８７…Ｄフリップフロップ１３、２２、２３、２８、２９、８８、８９…排他的論
理和回路１４、１７、１８、２５、３３、５６、５７、５８…８
３…反転回路１５、３０、３１、５９、９０…アンド回路１６、５４、５５、８４…オア回路７１…アップダウンカウンタ２４、３２…ナンド回路２６…Ｒ−Ｓフリップフロップ３４…Ｒ−Ｓ／Ｄフリップフロップ７２…計数値検出回路７３…制御回路８２…論理積回路８６…遅延回路１４１…発振器１４２、１４３…分周回路１４４…スイッチドキャパシタフィルタ

Claims

【特許請求の範囲】

【請求項１】第１のデータフリップフロップと、この第１のデータフリップフロップの出力信号をデータ
端子に入力する第２のデータフリップフロップと、この第２のデータフリップフロップの出力信号の極性を
反転して前記第１のデータフリップフロップのデータ端
子に入力する反転回路と、前記第２のデータフリップフロップの出力信号と別途供
給されるクロックとの排他的論理和をとってこの結果信
号を前記第１、第２のデータフリップフロップのクロッ
ク端子に供給する排他的論理和回路とを具備し、前記第
１又は第２のデータフリップフロップの出力信号を前記
クロックの分周信号として取り出すことを特徴とする分
周回路。
【請求項２】前記第２のフリップフロップの出力信号
と別途与えられる選択信号との論理積をとるアンド回路
を設け、前記排他的論理和回路はこのアンド回路の出力信号と前
記別途供給されるクロックとの排他的論理和をとること
を特徴とする請求項１記載の分周回路。
【請求項３】第１のデータフリップフロップと、この第１のデータフリップフロップの出力信号と別途供
給されるクロックとの排他的論理和をとる排他的論理和
回路と、前記第１のデータフリップフロップの出力信号の極性を
反転させてこの第１のデータフリップフロップのデータ
端子に入力する第１の反転回路と、前記排他的論理和回路の出力信号をクロック端子に入力
する第２のデータフリップフロップと、この第２のデータフリップフロップの出力信号を極性反
転してこの第２のデータフリップフロップのデータ端子
及び前記第１のデータフリップフロップのクロック端子
に入力する第２の反転回路とを具備し、前記第１又は第
２のデータフリップフロップの出力信号を前記クロック
の分周信号として取り出すことを特徴とする分周回路。
【請求項４】別途供給されるクロックをクロック端子
に入力する第１のデータフリップフロップと、この第１のデータフリップフロップの出力信号の極性を
反転させる反転回路と、この反転回路の出力信号をデータ端子に入力すると共に
前記クロックをクロック端子に入力する第２のデータフ
リップフロップと、前記反転回路の出力信号と前記クロックと別途与えられ
る選択信号との論理和をとりその結果信号を前記第２の
データフリップフロップのリセット端子に入力するオア
回路とを具備し、前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする分周
回路。
【請求項５】前記別途供給されるクロックの出力時間
を調整するバッファ回路を設け、このバッファ回路により出力時間が調整された前記クロ
ックを前記第１、第２のデータフリップフロップのクロ
ック端子に供給することを特徴とする請求項４記載の分
周回路。
【請求項６】別途供給されるクロックをクロック端子
に入力する第１のデータフリップフロップと、この第１のデータフリップフロップの出力信号を反転さ
せる第１の反転回路と、この第１の反転回路の出力信
号をデータ端子に入力すると共に前記クロックをクロッ
ク端子に入力する第２のデータフリップフロップと、前記第１の反転回路の出力信号と前記クロックと別途与
えられる選択信号との論理和をとってその結果信号を前
記第２のデータフリップフロップのリセット端子に入力
するオア回路と、前記選択信号の極性を反転する第２の反転回路と、この第２の反転回路の出力信号と前記第１のデータフリ
ップフロップの出力信号との論理積否定をとるナンド回
路と、このナンド回路の出力信号と前記第２のデータフリップ
フロップの出力信号との論理積をとってその結果信号を
前記第１のデータフリップフロップのデータ端子に入力
するアンド回路とを具備し、前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする分周
回路。
【請求項７】予め設定された上限値と下限値の間を別
途供給されるクロックをダウンカウント又はアップカウ
ントするアップダウンカウンタと、このアップダウンカウンタのカウント値を検出する計数
値検出回路と、この計数値検出回路により検出されたカウント値に基づ
いて前記アップダウンカウンタの動作の可否の制御を行
うと共にこのカウンタのカウントモードをアップカウン
ト状態又はダウンカウント状態に制御し、且つこのアッ
プダウンカウンタがカウントアップしている期間とカウ
ントダウンしている期間をデューティ比とする前記クロ
ックの分周信号を出力する制御回路とを具備したことを
特徴とする分周回路。
【請求項８】前記計数値検出回路は、前記アップダウ
ンカウンタのカウント値を示す２信号の論理積をとる第
１のアンド回路と、前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる反転回路とから成り、前記制御回路は、前記反転回路の出力信号をリセット端
子に入力すると共に別途供給されるクロックをクロック
端子に入力する第１のデータフリップフロップと、この第１のデータフリップフロップの出力信号と前記第
１のアンド回路の出力信号との論理和をとってその結果
信号を前記第１のデータフリップフロップのデータ端子
に入力するオア回路と、前記第１のデータフリップフロップの出力信号を遅延す
る遅延回路と、この遅延回路の信号をデータ端子に入力し、その出力信
号を前記アップダウンカウンタのカウントモード制御端
子に入力する第２のデータフリップフロップと、前記
第１、第２のデータフリップフロップの出力信号の排他
的論理和をとって前記アップダウンカウンタのイネーブ
ル端子に入力する第１の排他的論理和回路と、前記第１のデータフリップフロップの出力信号と別途与
えられる選択信号との論理積をとる第２のアンド回路
と、この第２のアンド回路の出力信号と前記クロックの排他
的論理和をとってその結果信号を前記第２のデータフリ
ップフロップのクロック端子に入力する第２の排他的論
理和回路とから成り、前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする請求
項７記載の分周回路。
【請求項９】前記計数値検出回路は、前記アップダウ
ンカウンタのカウント値を示す第１の信号と別途与えら
れる第１の選択信号との排他的論理和をとる第１の排他
的論理和回路と、前記アップダウンカウンタのカウント値を示す第２の信
号と別途与えられる第２の選択信号との排他的論理和を
とる第２の排他的論理和回路と、前記アップダウンカウンタのカウント値を示す第３の信
号と前記第１、第２の排他的論理和回路の出力信号との
論理積否定をとるナンド回路と、前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる反転回路とから成り、前記制御回路は、前記反転回路の出力信号をリセット端
子に入力すると共に前記ナンド回路の出力信号をセット
端子に入力するＲ−Ｓフリップフロップと、このＲ−Ｓフリップフロップの出力信号をデータ端子に
入力し、その出力信号を前記アップダウンカウンタのカ
ウントモード制御端子に入力するデータフリップフロッ
プと、このデータフリップフロップの出力信号と前記Ｒ−Ｓフ
リップフロップの出力信号との排他的論理和をとって前
記アップダウンカウンタのイネーブル端子に入力する第
３の排他的論理和回路と、前記Ｒ−Ｓフリップフロップの出力信号と別途与えられ
る第３の選択信号との論理積をとるアンド回路と、このアンド回路の出力信号と別途供給されるクロックと
の排他的論理和をとってその結果信号を前記データフリ
ップフロップのクロック端子と前記アップダウンカウン
タのクロック端子に入力する第４の排他的論理和回路と
から成り、前記データフリップフロップの出力信号を前記クロック
の分周信号として取り出すことを特徴とする請求項７記
載の分周回路。
【請求項１０】前記計数値検出回路は、前記アップダ
ウンカウンタのカウント値を示す第１の信号と別途与え
られる第１の選択信号との排他的論理和をとる第１の排
他的論理和回路と、前記アップダウンカウンタのカウント値を示す第２の信
号と別途与えられる第２の選択信号との排他的論理和を
とる第２の排他的論理和回路と、前記アップダウンカウンタのカウント値を示す第３の信
号と前記第１、第２の排他的論理和回路の出力信号との
論理積否定をとるナンド回路と、前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる第１の反転回路とから成
り、前記制御回路は、別途与えられる第３の選択信号の極性
を反転する第２の反転回路と、この第２の反転回路の出力信号と別途供給されるクロッ
クと前記ナンド回路の出力信号との論理和をとる第１の
オア回路と、この第１のオア回路の出力信号をセット端子に入力し、
その出力信号を前記アップダウンカウンタのカウントモ
ード制御端子に入力するフリップフロップと、前記ナンド回路の出力信号の極性を反転させる第３の反
転回路と、この第３の反転回路の出力信号と前記フリップフロップ
の出力信号との論理和をとってその結果信号を前記フリ
ップフロップのデータ端子に入力する第２のオア回路
と、前記フリップフロップの出力信号をデータ端子に入力す
ると共に、前記クロックをクロック端子に入力するデー
タフリップフロップと、このデータフリップフロップの出力信号の極性を反転さ
せる第４の反転回路と、この第４の反転回路の出力信号と前記第３の選択信号と
前記第２の反転回路の出力信号との論理積をとってその
結果信号を前記アップダウンカウンタのイネーブル端子
に入力するアンド回路とから成り、前記フリップフロップの出力信号を前記クロックの分周
信号として取り出すことを特徴とする請求項７記載の分
周回路。
【請求項１１】供給されるクロックの周波数によりそ
の遮断周波数を変化させるスイッチドキャパシタフィル
タと、クロックを発振する発振器と、この発振器から発振されたクロックを２^ｎ分周する第１
の分周回路と、この第１の分周回路の分周信号を更に分周する請求項９
又は請求項１０記載の第２の分周回路とを具備し、この第２の分周回路から出力された分周信号を前記スイ
ッチドキャパシタフィルタのクロックとして供給するこ
とを特徴とするフィルタ回路。