JPH01208909A - タイマ装置 - Google Patents
タイマ装置Info
- Publication number
- JPH01208909A JPH01208909A JP3346488A JP3346488A JPH01208909A JP H01208909 A JPH01208909 A JP H01208909A JP 3346488 A JP3346488 A JP 3346488A JP 3346488 A JP3346488 A JP 3346488A JP H01208909 A JPH01208909 A JP H01208909A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- digital filter
- control circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＲ発振回路で可変周波の連続パルスを発生し
、この連続パルスを指令信号で制御する発振計数式のタ
イマ装置に関する。
、この連続パルスを指令信号で制御する発振計数式のタ
イマ装置に関する。
従来の発振計数式タイマ装置の一例を第５図のブロック
図に示す、ここで時限設定用可変抵抗器１と発振用コン
デンサ２を有する発振回路３は連続したパルスを発生し
、その周期を可変抵抗器１で変更できるように構成され
ている。この発振回路３に接続された計数回路４は入力
したパルスをフリップフロップなどで分周してこの分周
出力を計数し、所定パルス数の計数が終了するとカウン
トアツプ信号を発し、出力回路５を動作させ端子６から
信号を出力する。制御回路７はスタート信号端子８．リ
セット信号端子９を有し、計数回路４と出力回路５に接
続され、この両信号端子８゜９に入力する指令信号によ
り計数回路４と出力回路５をスタートまたはリセットす
る。このようなタイマ装置の可変抵抗器１とコンデンサ
２以外は通常ＩＣとして構成されており、制御回路７に
入力するスタートとりセントの両指令信号を発するロジ
ック回路も同−ＩＣ内に内蔵されるのが普通である。
図に示す、ここで時限設定用可変抵抗器１と発振用コン
デンサ２を有する発振回路３は連続したパルスを発生し
、その周期を可変抵抗器１で変更できるように構成され
ている。この発振回路３に接続された計数回路４は入力
したパルスをフリップフロップなどで分周してこの分周
出力を計数し、所定パルス数の計数が終了するとカウン
トアツプ信号を発し、出力回路５を動作させ端子６から
信号を出力する。制御回路７はスタート信号端子８．リ
セット信号端子９を有し、計数回路４と出力回路５に接
続され、この両信号端子８゜９に入力する指令信号によ
り計数回路４と出力回路５をスタートまたはリセットす
る。このようなタイマ装置の可変抵抗器１とコンデンサ
２以外は通常ＩＣとして構成されており、制御回路７に
入力するスタートとりセントの両指令信号を発するロジ
ック回路も同−ＩＣ内に内蔵されるのが普通である。
ところでスタートとリセットの両指令信号を発するロジ
ック回路をＩＣ内に内蔵するとこれらの信号レベルは比
較的低いレベル信号としなければならないのでノイズに
対して極めて敏感となり、ｔＣの外部にＣ−Ｒフィルタ
などのノイズ除去手段を設ける必要があり、タイマ装置
を小形、安価にするための障害になっていた。
ック回路をＩＣ内に内蔵するとこれらの信号レベルは比
較的低いレベル信号としなければならないのでノイズに
対して極めて敏感となり、ｔＣの外部にＣ−Ｒフィルタ
などのノイズ除去手段を設ける必要があり、タイマ装置
を小形、安価にするための障害になっていた。
本発明の目的はＩＣ回路を構成するタイマ装置における
制御回路の両信号端子から混入するノイズを除去し、か
つ小形で安価なタイマ装置を提供することにある。
制御回路の両信号端子から混入するノイズを除去し、か
つ小形で安価なタイマ装置を提供することにある。
上述の課題を解決するため本発明は、連続パルスを発生
する発振回路と、この発振回路により発生する連続パル
スを分周して計数する計数回路と、スタートとリセット
の両指令信号を受けて前記計数回路を制御する制御回路
とを備えたタイマ装置において、前記スタートとリセッ
トの両指令信号が前記発振回路の出力をクロック信号源
とするデジタルフィルタ回路を介して入力するように構
成する。なおデジタルフィルタ回路に入力するクロック
信号は計数回路の分周途中から得るように接続するとよ
い。
する発振回路と、この発振回路により発生する連続パル
スを分周して計数する計数回路と、スタートとリセット
の両指令信号を受けて前記計数回路を制御する制御回路
とを備えたタイマ装置において、前記スタートとリセッ
トの両指令信号が前記発振回路の出力をクロック信号源
とするデジタルフィルタ回路を介して入力するように構
成する。なおデジタルフィルタ回路に入力するクロック
信号は計数回路の分周途中から得るように接続するとよ
い。
デジタルフィルタ回路は例えば縦続接続した所定数の遅
延フリップフロップ（以下この遅延フリップフロップを
Ｄ−ＦＦと略称する）と各Ｄ−ＦＦの出力が入力するＡ
ＮＤ回路とから構成され、縦続接続したＤ−ＦＦの個数
ｎに応じたクロック信号のｎ周期以上にわたって入力信
号がハイレベル（以下このハイレベルの信号をＨと略称
する）のときに出力信号すなわち制御回路への指令信号
が出力する。このようにしてクロック信号のｎ周期以上
におよばないノイズは制御回路に伝達されない、またデ
ジタルフィルタ回路のクロック信号は発振回路の出力か
ら得るように構成されているからこの発振回路の周波数
を調整し、設定時限の長い場合には十分長い時定数のフ
ィルタ特性とし、設定時限の短い場合には指令信号を素
早く取込む。
延フリップフロップ（以下この遅延フリップフロップを
Ｄ−ＦＦと略称する）と各Ｄ−ＦＦの出力が入力するＡ
ＮＤ回路とから構成され、縦続接続したＤ−ＦＦの個数
ｎに応じたクロック信号のｎ周期以上にわたって入力信
号がハイレベル（以下このハイレベルの信号をＨと略称
する）のときに出力信号すなわち制御回路への指令信号
が出力する。このようにしてクロック信号のｎ周期以上
におよばないノイズは制御回路に伝達されない、またデ
ジタルフィルタ回路のクロック信号は発振回路の出力か
ら得るように構成されているからこの発振回路の周波数
を調整し、設定時限の長い場合には十分長い時定数のフ
ィルタ特性とし、設定時限の短い場合には指令信号を素
早く取込む。
なお計数回路は分周回路で構成されているからクロック
信号はこの計数回路の分周途中から得るようにすれば分
周回路が節約される。
信号はこの計数回路の分周途中から得るようにすれば分
周回路が節約される。
第１図ないし第４図は本発明によるタイマ装置の実施例
で第５図と同一のものには第５図と同一の符号を付して
その詳細な説明を省略した。第１図は一実施例を示すブ
ロック図で、可変抵抗器１とコンデンサ２を有する発振
回路３．計数回路４゜出力回路５は従来のものと同様で
あるからこの説明は省略する０本発明が従来のものと異
なる点は制御回路７に入力するスタート指令信号は入力
端子ｌＯからデジタルフィルタ回路１２を介して制御回
路７に入力するように接続され、リセット指令信号は入
力端子１１からデジタルフィルタ回路１３を介して制御
回路７に入力するように接続されており、この両デジタ
ルフィルタ回路１２．１３のクロック信号源は発振回路
３の出力とし、ここでは発振回路３の出力を分岐して分
周回路１４に接続し、この分周回路１４で発振回路３の
連続パルスを分周して印加されていることである。この
両デジタルフィルタ回路１２．１３は全く同じ回路であ
り、例えば第２図に示すように縦続接続した２個のＤ
−Ｆ Ｆ １５，１６とＡＮＤ回路１７を備え、両Ｄ
−Ｆ Ｆ １５．１６のクロック端子には端子１８から
分周回路１４の出力パルスが印加される。またＤ−ＦＦ
１５の入力端子１０には指令信号り、が入力する。ＡＮ
Ｄ回路１７の一方の入力端はＤ−ＦＦ１５のＱ、出力端
に接続され、他方の入力端はＤ−ＦＦ１６のＱ！出力端
に接続されて、その出力端は制御回路７に接続される。
で第５図と同一のものには第５図と同一の符号を付して
その詳細な説明を省略した。第１図は一実施例を示すブ
ロック図で、可変抵抗器１とコンデンサ２を有する発振
回路３．計数回路４゜出力回路５は従来のものと同様で
あるからこの説明は省略する０本発明が従来のものと異
なる点は制御回路７に入力するスタート指令信号は入力
端子ｌＯからデジタルフィルタ回路１２を介して制御回
路７に入力するように接続され、リセット指令信号は入
力端子１１からデジタルフィルタ回路１３を介して制御
回路７に入力するように接続されており、この両デジタ
ルフィルタ回路１２．１３のクロック信号源は発振回路
３の出力とし、ここでは発振回路３の出力を分岐して分
周回路１４に接続し、この分周回路１４で発振回路３の
連続パルスを分周して印加されていることである。この
両デジタルフィルタ回路１２．１３は全く同じ回路であ
り、例えば第２図に示すように縦続接続した２個のＤ
−Ｆ Ｆ １５，１６とＡＮＤ回路１７を備え、両Ｄ
−Ｆ Ｆ １５．１６のクロック端子には端子１８から
分周回路１４の出力パルスが印加される。またＤ−ＦＦ
１５の入力端子１０には指令信号り、が入力する。ＡＮ
Ｄ回路１７の一方の入力端はＤ−ＦＦ１５のＱ、出力端
に接続され、他方の入力端はＤ−ＦＦ１６のＱ！出力端
に接続されて、その出力端は制御回路７に接続される。
このデジタルフィルタ回路１２の動作を第３図に示すタ
イムチャートを参照しながら説明する。第３図において
時刻ｔ１〜ｔ、はそれぞれクロック信号ＣＫの立ち上が
り時刻（位相）を示す、 Ｄ−ＦＦ１５に入力する信号
ＤＩが時刻ｔｓにローレベル（以下このローレベルの信
号をＬと略称する）からＨになり時刻ｔ、にＨからＬに
なった場合、Ｄ−ＦＦ１５の出力Ｑ１は時刻ｔ、の次の
クロック信号ＣＫの立ち上がり時刻ｔ１でＨになり、Ｄ
−ＦＦ１６に入力するが次のクロック信号Ｃにの立ち上
がり時刻ｔ２にはＬとなる。この出力Ｑ、がＨの間Ｄ−
ＦＦ１６に印加されるクロック信号ＣＫは立ち上がらな
いからＤ−ＦＦ１６の出力Ｑ８はＬを続ける。
イムチャートを参照しながら説明する。第３図において
時刻ｔ１〜ｔ、はそれぞれクロック信号ＣＫの立ち上が
り時刻（位相）を示す、 Ｄ−ＦＦ１５に入力する信号
ＤＩが時刻ｔｓにローレベル（以下このローレベルの信
号をＬと略称する）からＨになり時刻ｔ、にＨからＬに
なった場合、Ｄ−ＦＦ１５の出力Ｑ１は時刻ｔ、の次の
クロック信号ＣＫの立ち上がり時刻ｔ１でＨになり、Ｄ
−ＦＦ１６に入力するが次のクロック信号Ｃにの立ち上
がり時刻ｔ２にはＬとなる。この出力Ｑ、がＨの間Ｄ−
ＦＦ１６に印加されるクロック信号ＣＫは立ち上がらな
いからＤ−ＦＦ１６の出力Ｑ８はＬを続ける。
したがってＡＮＤ回路１７の出力信号り、もしである。
次に信号Ｄｉが時刻ｔｃから時刻ｔ４の間Ｈになった場
合、出力Ｑ１は時刻ｔ、から時刻ｔ。
合、出力Ｑ１は時刻ｔ、から時刻ｔ。
までの間Ｈになる。したがって出力Ｑ露は時刻ｔ。
の次の時刻ｔ４にＨになり、時刻ｔ、にＬになる。
したがって信号Ｄｈは再出力Ｑ ｒ 、Ｑ ｚが同時に
Ｈになった時刻ｔ４から時刻ｔ、の間Ｈになる。このよ
うにしてデジタルフィルタ回路１２．１３はクロック信
号ＣＩ［の２周期の時間幅を超えて信号Ｄムが続いたと
きのみこの信号Ｄ１を制御回路７に伝達する。そして２
周期より時間幅の短いノイズは制御回路７へ伝達されな
い、ここで可変抵抗器１を調整してクロック信号ＣＭの
周期を変更すれば伝達し得る信号Ｄ！の時間幅も変更で
きる。すなわち可変抵抗器ｌの抵抗値を高（してクロッ
ク信号ＣＫの周期を長（すると制御回路７に伝達される
指令信号り直の時間幅は長くなり、比較的長い周期のノ
イズも除去することができる。また可変抵抗器１の抵抗
値を低（してクロック信号ＧＫの周期を短くすると制御
回路７に伝達される指令信号Ｄｉの時間幅も短くでき指
令信号Ｄｉを素早く取込めるから設定時限の短い場合に
都合よい、勿論デジタルフィルタ回路はそのＤ−ＦＦの
縦続数を変更すればそのＤ−ＦＦ数に見合うクロック信
号ＣＭの周期で定まる時間幅を超えて指令信号り、が続
いたときにこの指令信号が制御回路７に伝達される。
Ｈになった時刻ｔ４から時刻ｔ、の間Ｈになる。このよ
うにしてデジタルフィルタ回路１２．１３はクロック信
号ＣＩ［の２周期の時間幅を超えて信号Ｄムが続いたと
きのみこの信号Ｄ１を制御回路７に伝達する。そして２
周期より時間幅の短いノイズは制御回路７へ伝達されな
い、ここで可変抵抗器１を調整してクロック信号ＣＭの
周期を変更すれば伝達し得る信号Ｄ！の時間幅も変更で
きる。すなわち可変抵抗器ｌの抵抗値を高（してクロッ
ク信号ＣＫの周期を長（すると制御回路７に伝達される
指令信号り直の時間幅は長くなり、比較的長い周期のノ
イズも除去することができる。また可変抵抗器１の抵抗
値を低（してクロック信号ＧＫの周期を短くすると制御
回路７に伝達される指令信号Ｄｉの時間幅も短くでき指
令信号Ｄｉを素早く取込めるから設定時限の短い場合に
都合よい、勿論デジタルフィルタ回路はそのＤ−ＦＦの
縦続数を変更すればそのＤ−ＦＦ数に見合うクロック信
号ＣＭの周期で定まる時間幅を超えて指令信号り、が続
いたときにこの指令信号が制御回路７に伝達される。
第４図は第１図と異なる実施例を示すブロック図で第１
図と異なる点は分周回路１４を発振回路３と計数回路４
との間に接続したことである。この実施例は長時限のタ
イマ装置で計数回路４のＦＦの接続段数の多い場合に適
し、デジタルフィルタ回路１２用の分周回路として通常
は計数回路４のための分周回路１４の一部を利用したも
のであり、より少ない素子で構成できるからＩｃの実現
に都合よい、この回路の動作は第１図に示すものと同様
であるからこの説明は省略する。
図と異なる点は分周回路１４を発振回路３と計数回路４
との間に接続したことである。この実施例は長時限のタ
イマ装置で計数回路４のＦＦの接続段数の多い場合に適
し、デジタルフィルタ回路１２用の分周回路として通常
は計数回路４のための分周回路１４の一部を利用したも
のであり、より少ない素子で構成できるからＩｃの実現
に都合よい、この回路の動作は第１図に示すものと同様
であるからこの説明は省略する。
本発明によればスタートとリセットの両指令信号が時限
用発振回路の出力をクロック信号源とするデジタルフィ
ルタ回路を介して制御回路に入力するように構成されて
いるから、クロック信号の周期に応じた所定信号幅以上
の両指令信号のみが制御回路に伝達され、この時間幅よ
り短いノイズは制御回路に伝達されないからＣ，Ｒなど
の大きいフィルタ回路を用いる必要がなく、ＩＣ化が容
易にでき小形化し得るという効果がある。また時限用発
振回路の周期を変えることによりデジタルフィルタ回路
のクロック信号の周期を変えてタイマ装置の設定時限に
応じた最適なフィルタ特性が得られ、かつデジタルフィ
ルタ回路用の特別な発振回路が不要であるという効果が
ある。
用発振回路の出力をクロック信号源とするデジタルフィ
ルタ回路を介して制御回路に入力するように構成されて
いるから、クロック信号の周期に応じた所定信号幅以上
の両指令信号のみが制御回路に伝達され、この時間幅よ
り短いノイズは制御回路に伝達されないからＣ，Ｒなど
の大きいフィルタ回路を用いる必要がなく、ＩＣ化が容
易にでき小形化し得るという効果がある。また時限用発
振回路の周期を変えることによりデジタルフィルタ回路
のクロック信号の周期を変えてタイマ装置の設定時限に
応じた最適なフィルタ特性が得られ、かつデジタルフィ
ルタ回路用の特別な発振回路が不要であるという効果が
ある。
第１図ないし第３図は本発明によるタイマ装置の一実施
例を示し、第１図はそのブロック図、第２図はデジタル
フィルタ回路の構成例を示す結線図、第３図は第２図の
デジタルフィルタ回路の動作を示すタイムチャート、第
４図は第１図と異なる実施例を示すブロック図、第５図
は従来のタイマ装置の一例を示すブロック図である。 ３：発振回路、４：計数回路、７：制御回路、１２、
ｔｓ：デジタルフィルタ回路、 ７−２、第
１図 １０ １８ 第２図 １３図
例を示し、第１図はそのブロック図、第２図はデジタル
フィルタ回路の構成例を示す結線図、第３図は第２図の
デジタルフィルタ回路の動作を示すタイムチャート、第
４図は第１図と異なる実施例を示すブロック図、第５図
は従来のタイマ装置の一例を示すブロック図である。 ３：発振回路、４：計数回路、７：制御回路、１２、
ｔｓ：デジタルフィルタ回路、 ７−２、第
１図 １０ １８ 第２図 １３図
Claims (1)
- １）連続パルスを発生する発振回路と、この発振回路に
より発生する連続パルスを分周して計数する計数回路と
、スタートとリセットの両指令信号を受けて前記計数回
路を制御する制御回路とを備えたタイマ装置において、
前記スタートとリセットの両指令信号を前記発振回路の
出力をクロック信号源とするデジタルフィルタ回路を介
して入力するように構成したことを特徴とするタイマ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346488A JPH01208909A (ja) | 1988-02-16 | 1988-02-16 | タイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346488A JPH01208909A (ja) | 1988-02-16 | 1988-02-16 | タイマ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208909A true JPH01208909A (ja) | 1989-08-22 |
Family
ID=12387265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346488A Pending JPH01208909A (ja) | 1988-02-16 | 1988-02-16 | タイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159310A (ja) * | 1989-11-17 | 1991-07-09 | Mitsubishi Electric Corp | タイマ |
-
1988
- 1988-02-16 JP JP3346488A patent/JPH01208909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159310A (ja) * | 1989-11-17 | 1991-07-09 | Mitsubishi Electric Corp | タイマ |
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