JPH0983358A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0983358A JPH0983358A JP7234551A JP23455195A JPH0983358A JP H0983358 A JPH0983358 A JP H0983358A JP 7234551 A JP7234551 A JP 7234551A JP 23455195 A JP23455195 A JP 23455195A JP H0983358 A JPH0983358 A JP H0983358A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- delay
- signal
- circuit
- timing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 34
- 230000001629 suppression Effects 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力信号に位相調整単位幅のジッタが生じな
いようにする。 【解決手段】 基準信号７に対するタイミング信号８の
位相の進み／遅れを位相検出回路２で検出する。この検
出結果に応じてカウンタ５及び遅延可変回路６によって
所定調整時間単位で遅延量を調整し、この位相調整出力
をタイミング信号８とする。位相の進み／遅れの検出結
果が所定範囲内であるとき位相調整動作を抑止する。 【効果】 基準信号７とタイミング信号８との位相差が
位相調整単位幅の精度で一致すると調整動作を止めるの
で、タイミング信号８の遅延量調整によって生じるジッ
タの発生を防ぐことができる。
いようにする。 【解決手段】 基準信号７に対するタイミング信号８の
位相の進み／遅れを位相検出回路２で検出する。この検
出結果に応じてカウンタ５及び遅延可変回路６によって
所定調整時間単位で遅延量を調整し、この位相調整出力
をタイミング信号８とする。位相の進み／遅れの検出結
果が所定範囲内であるとき位相調整動作を抑止する。 【効果】 基準信号７とタイミング信号８との位相差が
位相調整単位幅の精度で一致すると調整動作を止めるの
で、タイミング信号８の遅延量調整によって生じるジッ
タの発生を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にコンピュ
ータ等の同期回路に用いられるディジタルＰＬＬ回路に
関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にコンピュ
ータ等の同期回路に用いられるディジタルＰＬＬ回路に
関する。
【０００２】
【従来の技術】従来のディジタルＰＬＬ回路は、図２に
示されているように、基準信号（ＲＥＦ）７に対するタ
イミング信号（ＴＩＭ）８の位相の進み／遅れを検出す
る位相検出回路（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）１
と、この検出出力であるカウントアップダウンモード信
号９に応じたカウント値を出力するカウンタ（ｃｏｕｎ
ｔｅｒ）５と、この出力カウント値に応じてタイミング
信号８を遅延させて送出するディジタル遅延可変回路６
とを含んで構成されている。
示されているように、基準信号（ＲＥＦ）７に対するタ
イミング信号（ＴＩＭ）８の位相の進み／遅れを検出す
る位相検出回路（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）１
と、この検出出力であるカウントアップダウンモード信
号９に応じたカウント値を出力するカウンタ（ｃｏｕｎ
ｔｅｒ）５と、この出力カウント値に応じてタイミング
信号８を遅延させて送出するディジタル遅延可変回路６
とを含んで構成されている。
【０００３】かかる構成において、位相検出回路１は入
力される基準信号７に対するタイミング信号８の位相の
進み／遅れに応じて“１”及び“０”のいずれかの論理
信号を出力する。すると、この検出出力がカウントアッ
プダウンモード信号９としてカウンタ５に入力される。
力される基準信号７に対するタイミング信号８の位相の
進み／遅れに応じて“１”及び“０”のいずれかの論理
信号を出力する。すると、この検出出力がカウントアッ
プダウンモード信号９としてカウンタ５に入力される。
【０００４】このカウンタ５の出力カウント値は遅延可
変回路６に入力される。遅延可変回路６はカウンタ５の
出力カウント値に応じて出力信号であるタイミング信号
８の遅延量を変化させ、その結果が位相検出回路１にフ
ィードバックされる。
変回路６に入力される。遅延可変回路６はカウンタ５の
出力カウント値に応じて出力信号であるタイミング信号
８の遅延量を変化させ、その結果が位相検出回路１にフ
ィードバックされる。
【０００５】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路では、基準信号とタイミング信号との位相を調整す
る場合に、最小調整単位幅のジッタがタイミング信号に
のるという欠点がある。すなわち、カウンタ５の出力カ
ウント値に応じてディジタル遅延可変回路６が基準信号
７を遅延させてタイミング信号８として送出するのであ
るが、この最小調整単位のジッタがタイミング信号に生
じる場合がある。
回路では、基準信号とタイミング信号との位相を調整す
る場合に、最小調整単位幅のジッタがタイミング信号に
のるという欠点がある。すなわち、カウンタ５の出力カ
ウント値に応じてディジタル遅延可変回路６が基準信号
７を遅延させてタイミング信号８として送出するのであ
るが、この最小調整単位のジッタがタイミング信号に生
じる場合がある。
【０００６】ＰＬＬ回路に関する公知技術として特開平
１―３０３９３１号公報、特開平３―６０５２４号公報
及び特開平４―４３７１６号公報があるが、これら公報
に記載されている技術によっては上記の欠点を解決する
ことはできない。
１―３０３９３１号公報、特開平３―６０５２４号公報
及び特開平４―４３７１６号公報があるが、これら公報
に記載されている技術によっては上記の欠点を解決する
ことはできない。
【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は出力信号に位
相調整単位幅のジッタが生じることのないＰＬＬ回路を
提供することである。
るためになされたものであり、その目的は出力信号に位
相調整単位幅のジッタが生じることのないＰＬＬ回路を
提供することである。
【０００８】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、基準信号に対する出力信号の位相の進み／遅れを検
出する第１の位相検出手段と、この検出結果に応じて前
記基準信号を所定調整時間単位で調整する位相調整手段
とを含み、この位相調整手段の出力を前記出力信号とす
るＰＬＬ回路であって、前記検出結果が所定範囲内であ
るとき前記位相調整手段の位相調整動作を抑止する制御
手段とを含むことを特徴とする。
は、基準信号に対する出力信号の位相の進み／遅れを検
出する第１の位相検出手段と、この検出結果に応じて前
記基準信号を所定調整時間単位で調整する位相調整手段
とを含み、この位相調整手段の出力を前記出力信号とす
るＰＬＬ回路であって、前記検出結果が所定範囲内であ
るとき前記位相調整手段の位相調整動作を抑止する制御
手段とを含むことを特徴とする。
【０００９】
【発明の実施の形態】本発明の作用は以下の通りであ
る。
る。
【００１０】基準信号に対する出力信号の位相の進み／
遅れを検出する。この検出結果に応じて前記基準信号を
所定調整時間単位で調整し、この位相調整出力を出力信
号とする。位相の進み／遅れの検出結果が所定範囲内で
あるとき位相調整動作を抑止する。
遅れを検出する。この検出結果に応じて前記基準信号を
所定調整時間単位で調整し、この位相調整出力を出力信
号とする。位相の進み／遅れの検出結果が所定範囲内で
あるとき位相調整動作を抑止する。
【００１１】次に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明によるＰＬＬ回路の一実施例
の構成を示すブロック図であり、図２と同等部分は同一
符号により示されている。
の構成を示すブロック図であり、図２と同等部分は同一
符号により示されている。
【００１３】図において、本発明の実施例によるＰＬＬ
回路は、共通の基準信号を入力として位相検出判定を行
う２つの全く等価な位相検出回路１及び２を含む構成で
ある。そして、位相検出回路１には位相調整を行うタイ
ミング信号８を入力し、位相検出回路２にはそのタイミ
ング信号を遅延回路（ΔＴ）３で最小調整単位幅に相当
する時間だけ遅らせた信号を入力する。また、２つの位
相検出回路１及び２の判定出力の排他的論理和をとって
一致／不一致を判断する排他的論理和回路４を設け、そ
の出力をタイミング信号８の位相を調整するカウンタ５
及び遅延可変回路６のカウンタホールド信号１０とす
る。
回路は、共通の基準信号を入力として位相検出判定を行
う２つの全く等価な位相検出回路１及び２を含む構成で
ある。そして、位相検出回路１には位相調整を行うタイ
ミング信号８を入力し、位相検出回路２にはそのタイミ
ング信号を遅延回路（ΔＴ）３で最小調整単位幅に相当
する時間だけ遅らせた信号を入力する。また、２つの位
相検出回路１及び２の判定出力の排他的論理和をとって
一致／不一致を判断する排他的論理和回路４を設け、そ
の出力をタイミング信号８の位相を調整するカウンタ５
及び遅延可変回路６のカウンタホールド信号１０とす
る。
【００１４】位相検出回路１は入力される基準信号７に
対するタイミング信号８の位相の進み／遅れに応じて
“１”か“０”の論理信号をカウントアップダウンモー
ド信号９として出力し、このカウントアップダウンモー
ド信号９がカウンタ５に入力される。一方、位相検出回
路２は位相検出回路１と全く等価な回路であり、タイミ
ング信号を遅延回路３で遅延させた信号と基準信号７と
が入力されている。
対するタイミング信号８の位相の進み／遅れに応じて
“１”か“０”の論理信号をカウントアップダウンモー
ド信号９として出力し、このカウントアップダウンモー
ド信号９がカウンタ５に入力される。一方、位相検出回
路２は位相検出回路１と全く等価な回路であり、タイミ
ング信号を遅延回路３で遅延させた信号と基準信号７と
が入力されている。
【００１５】位相検出回路１及び位相検出回路２の両出
力は排他的論理和回路４に入力され、その出力はカウン
タホールド信号１０としてカウンタ５に入力される。カ
ウンタ５の出力カウント値は遅延可変回路６に入力さ
れ、この出力カウント値に応じてタイミング信号８の遅
延量が変化制御される。
力は排他的論理和回路４に入力され、その出力はカウン
タホールド信号１０としてカウンタ５に入力される。カ
ウンタ５の出力カウント値は遅延可変回路６に入力さ
れ、この出力カウント値に応じてタイミング信号８の遅
延量が変化制御される。
【００１６】ここで、遅延回路３の遅延量（遅延時間）
は、この遅延可変回路６の最小可変遅延量、すなわち最
小調整単位時間と同一とする。この遅延回路３の遅延量
を最小調整単位時間よりも大きくしても良いが、あまり
大きくすると本来のＰＬＬ回路の動作が行われなくな
る。なお、遅延可変回路６における単位調整時間はピコ
秒オーダである。
は、この遅延可変回路６の最小可変遅延量、すなわち最
小調整単位時間と同一とする。この遅延回路３の遅延量
を最小調整単位時間よりも大きくしても良いが、あまり
大きくすると本来のＰＬＬ回路の動作が行われなくな
る。なお、遅延可変回路６における単位調整時間はピコ
秒オーダである。
【００１７】かかる構成からなる本実施例のＰＬＬ回路
の動作について説明する。
の動作について説明する。
【００１８】位相検出回路１及び２の出力、すなわち位
相進み／遅れ判定結果が同じ場合、基準信号７とタイミ
ング信号８との間の位相進み／遅れに応じてカウンタ５
をアップさせるかダウンさせるかを示すカウントアップ
ダウンモード信号９が確定する。このとき、カウンタホ
ールド信号１０はホールド解除モードであり、カウンタ
５はカウントアップ動作又はカウントダウン動作を行
う。このカウンタ５の出力カウント値は遅延可変回路６
の遅延量を変化させ、基準信号７とタイミング信号８と
の間の位相差を小さくするようにタイミング信号８の遅
延量の調整が行われる。
相進み／遅れ判定結果が同じ場合、基準信号７とタイミ
ング信号８との間の位相進み／遅れに応じてカウンタ５
をアップさせるかダウンさせるかを示すカウントアップ
ダウンモード信号９が確定する。このとき、カウンタホ
ールド信号１０はホールド解除モードであり、カウンタ
５はカウントアップ動作又はカウントダウン動作を行
う。このカウンタ５の出力カウント値は遅延可変回路６
の遅延量を変化させ、基準信号７とタイミング信号８と
の間の位相差を小さくするようにタイミング信号８の遅
延量の調整が行われる。
【００１９】遅延量の調整の結果、基準信号７とタイミ
ング信号８との位相差が遅延回路３の遅延時間以下にな
ると、２つの位相検出回路１及び２の出力は異なるもの
となる。位相検出回路１及び２の出力が一致しないた
め、排他的論理和回路４の出力であるカウンタホールド
信号１０はホールドモードとなる。これによって、カウ
ンタ５の出力がホールドされる。したがって、遅延可変
回路６の遅延量は変化せず、タイミング信号８と基準信
号７との間の位相差も変わらない。つまり、基準信号７
とタイミング信号８との位相差が遅延回路３の遅延量以
下になった場合には、カウンタ５及び遅延可変回路６に
よる位相調整動作が抑止されるのである。
ング信号８との位相差が遅延回路３の遅延時間以下にな
ると、２つの位相検出回路１及び２の出力は異なるもの
となる。位相検出回路１及び２の出力が一致しないた
め、排他的論理和回路４の出力であるカウンタホールド
信号１０はホールドモードとなる。これによって、カウ
ンタ５の出力がホールドされる。したがって、遅延可変
回路６の遅延量は変化せず、タイミング信号８と基準信
号７との間の位相差も変わらない。つまり、基準信号７
とタイミング信号８との位相差が遅延回路３の遅延量以
下になった場合には、カウンタ５及び遅延可変回路６に
よる位相調整動作が抑止されるのである。
【００２０】また、遅延回路３の遅延量を遅延可変回路
６の最小調整単位時間と同一に設定しておくため、位相
調整により基準信号７とタイミング信号８と位相差が小
さくなるとその位相差は必ず遅延回路３の遅延量以下の
領域に入ることになる。
６の最小調整単位時間と同一に設定しておくため、位相
調整により基準信号７とタイミング信号８と位相差が小
さくなるとその位相差は必ず遅延回路３の遅延量以下の
領域に入ることになる。
【００２１】要するに本実施例では、位相検出回路１及
び２による検出結果が遅延回路３の遅延量の範囲内であ
るときには、位相調整動作を抑止しているのである。つ
まり、基準信号７とタイミング信号８との位相差が位相
調整単位幅の精度で一致すると調整動作を止めているの
で、タイミング信号８の遅延量調整によって生じるジッ
タの発生を防ぐことができるのである。
び２による検出結果が遅延回路３の遅延量の範囲内であ
るときには、位相調整動作を抑止しているのである。つ
まり、基準信号７とタイミング信号８との位相差が位相
調整単位幅の精度で一致すると調整動作を止めているの
で、タイミング信号８の遅延量調整によって生じるジッ
タの発生を防ぐことができるのである。
【００２２】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２３】（４）前記第２の位相検出手段は、前記第
１の位相検出手段と同一の構成であることを特徴とする
請求項２又は３記載のＰＬＬ回路。
１の位相検出手段と同一の構成であることを特徴とする
請求項２又は３記載のＰＬＬ回路。
【００２４】
【発明の効果】以上説明したように本発明は、基準信号
に対する出力信号の位相の進み／遅れ検出結果に応じて
基準信号を所定調整時間単位で調整し、この位相調整出
力を出力信号とする場合において、位相の進み／遅れの
検出結果が所定範囲内であるとき位相調整動作を抑止す
ることにより、出力信号に位相調整単位幅のジッタが生
じるのを防ぐことができるという効果がある。
に対する出力信号の位相の進み／遅れ検出結果に応じて
基準信号を所定調整時間単位で調整し、この位相調整出
力を出力信号とする場合において、位相の進み／遅れの
検出結果が所定範囲内であるとき位相調整動作を抑止す
ることにより、出力信号に位相調整単位幅のジッタが生
じるのを防ぐことができるという効果がある。
【図１】本発明の実施例によるＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【図２】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１、２ 位相検出回路 ３ 遅延回路 ４ 排他的論理和回路 ５ カウンタ ６ ディジタル遅延可変回路 ７ 基準信号 ８ タイミング信号 ９ カウントアップダウンモード信号 １０ カウンタホールド信号
Claims (3)
- 【請求項１】 基準信号に対する出力信号の位相の進み
／遅れを検出する第１の位相検出手段と、この検出結果
に応じて前記基準信号を所定調整時間単位で調整する位
相調整手段とを含み、この位相調整手段の出力を前記出
力信号とするＰＬＬ回路であって、前記検出結果が所定
範囲内であるとき前記位相調整手段の位相調整動作を抑
止する制御手段とを含むことを特徴とするＰＬＬ回路。 - 【請求項２】 前記制御手段は、前記出力信号を所定時
間遅延させる遅延手段と、前記基準信号に対する前記遅
延手段からの遅延信号の位相の進み／遅れを検出する第
２の位相検出手段と、前記第１の位相検出手段の検出結
果と前記第２の位相検出手段の検出結果とが一致してい
ないとき前記位相調整手段の位相調整動作を抑止する抑
止手段とを含むことを特徴とする請求項１記載のＰＬＬ
回路。 - 【請求項３】 前記遅延手段における遅延時間は、前記
位相調整手段における単位調整時間と同一であることを
特徴とする請求項２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234551A JP2856118B2 (ja) | 1995-09-13 | 1995-09-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234551A JP2856118B2 (ja) | 1995-09-13 | 1995-09-13 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983358A true JPH0983358A (ja) | 1997-03-28 |
| JP2856118B2 JP2856118B2 (ja) | 1999-02-10 |
Family
ID=16972800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234551A Expired - Fee Related JP2856118B2 (ja) | 1995-09-13 | 1995-09-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856118B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6215726B1 (en) | 1999-08-20 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with internal clock generating circuit capable of generating internal clock signal with suppressed edge-to-edge jitter |
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| JP2005251368A (ja) * | 2004-03-05 | 2005-09-15 | Hynix Semiconductor Inc | 半導体記憶素子におけるディレイロックループ及びそのロック方法 |
| JP2009206853A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | 位相検出装置、位相比較装置およびクロック同期装置 |
| US7973581B2 (en) | 2008-02-28 | 2011-07-05 | Sony Corporation | Phase detector, phase comparator, and clock synchronizing device |
| JP2021077959A (ja) * | 2019-11-07 | 2021-05-20 | アンリツ株式会社 | パルスパターン発生装置及びパルスパターン発生方法 |
-
1995
- 1995-09-13 JP JP7234551A patent/JP2856118B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6215726B1 (en) | 1999-08-20 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with internal clock generating circuit capable of generating internal clock signal with suppressed edge-to-edge jitter |
| JP2005251368A (ja) * | 2004-03-05 | 2005-09-15 | Hynix Semiconductor Inc | 半導体記憶素子におけるディレイロックループ及びそのロック方法 |
| JP2009206853A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | 位相検出装置、位相比較装置およびクロック同期装置 |
| US7973581B2 (en) | 2008-02-28 | 2011-07-05 | Sony Corporation | Phase detector, phase comparator, and clock synchronizing device |
| JP2021077959A (ja) * | 2019-11-07 | 2021-05-20 | アンリツ株式会社 | パルスパターン発生装置及びパルスパターン発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856118B2 (ja) | 1999-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3932396B2 (ja) | 混合型遅延固定ループ回路及びそのクロック信号同期方法 | |
| US6956418B2 (en) | Delay locked loop device | |
| US5537069A (en) | Apparatus and method for selecting a tap range in a digital delay line | |
| US6917229B2 (en) | Delay locked loop having low jitter in semiconductor device | |
| US6201424B1 (en) | Synchronous clock generator including a delay-locked loop signal loss detector | |
| US6327318B1 (en) | Process, voltage, temperature independent switched delay compensation scheme | |
| US6542038B2 (en) | PLL circuit having a phase offset detecting phase comparator | |
| JP2002290218A (ja) | 半導体装置 | |
| US7034590B2 (en) | Delay locked loop circuits and methods preventing erroneous transition from coarse lock to fine lock due to noise or jitter | |
| JPH0983358A (ja) | Ｐｌｌ回路 | |
| JP2976198B2 (ja) | クロック同期回路 | |
| JP4079733B2 (ja) | 位相同期ループ回路 | |
| US7656215B2 (en) | Clock generator circuit, clock selector circuit, and semiconductor integrated circuit | |
| US5652532A (en) | Frequency difference detection apparatus | |
| KR100902058B1 (ko) | 반도체 집적 회로 및 그의 제어 방법 | |
| JP2806675B2 (ja) | 収束モード切り換え式ディジタルｐｌｌ装置 | |
| JPH04316234A (ja) | クロック切替回路 | |
| US6836153B2 (en) | Systems and methods for phase detector circuit with reduced offset | |
| JP2972590B2 (ja) | クロック切替回路 | |
| JPH02180429A (ja) | Ｐｌｌ回路 | |
| JPS6149536A (ja) | デイジタル位相同期回路 | |
| JPH06104739A (ja) | 状態マシン位相固定ループ | |
| JP2833844B2 (ja) | 位相保持回路 | |
| CA2596269C (en) | Process, voltage, temperature independent switched delay compensation scheme | |
| JPH09319459A (ja) | クロック位相制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |