JPH0983501A - 同期処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準クロックの断／復帰が繰り返されてもバ
ッファメモリにオーバーフローが発生しないようにす
る。 【解決手段】 入力断検出回路１３により、クロック抽
出回路１１０〜１１３で抽出された複数系列のクロック
の正常性を判別し、セレクタ１４に対して、正常なクロ
ックの内、所定の優先順位でクロックを特定して基準ク
ロックＣＫref として選択させ、クロック生成回路１５
により基準クロックＣＫref からシステムクロックＣＫ
sys を生成して、各バッファメモリ１２１〜１２３に対
する読出しクロックとする。入力断検出回路１３では、
断状態のクロックが復帰したことを検出し、その復帰検
出時に対応するバッファメモリに対してメモリ容量の略
半分の位置から書込み、読出しを行うように書込みアド
レス、読出しアドレスを設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一周波数のクロ
ックに同期した複数系統のディジタル信号を入力し、装
置クロックに乗せ換えて同期させる同期処理回路に関す
る。

【０００２】

【従来の技術】従来より、新同期網ＳＤＨ（Synchronou
s Digital Hierarchy ）等の同期網においては、網内の
各伝送装置に共通のクロックを供給することによって伝
送装置の処理機能の簡略化を図り、ひいては網の経済
性、柔軟性の向上を実現せんとしている。

【０００３】このように、互いに網同期した複数の伝送
装置からのディジタル信号を入力し処理する、例えば同
期多重変換装置等のような信号処理装置においては、入
力信号をその信号から抽出した同期するクロックで一旦
バッファメモリに書込み、共通の装置クロックで読み出
すことにより信号処理を行う。

【０００４】すなわち、各入力信号は互いに網同期して
動作しているが、これは長い時間平均した場合であり、
各装置の温度、電源等の条件の差異、変動、伝送路の温
度変化による遅延量変動等により、各信号の間で位相変
動が発生する。このため、バッファメモリによりこの位
相変動を吸収する必要がある。

【０００５】これは、一般に図３に示すような同期処理
回路により実現される。この従来例においては、網同期
した４台の装置からのデータＤ０〜Ｄ３を入力し、同期
化して信号処理を行うものとする。

【０００６】入力データＤ０〜Ｄ３は、それぞれクロッ
ク抽出回路１１０〜１１３に供給され、ここでビット同
期したクロックＣＫ０〜ＣＫ３が抽出される。このう
ち、クロックＣＫ１〜ＣＫ３は、それぞれ書込みアドレ
スクロックとして入力データＤ１〜Ｄ３と共にバッファ
メモリ１２１〜１２３に供給される。これによって、入
力データＤ１〜Ｄ３は、それぞれ自己のビット同期した
クロックＣＫ１〜ＣＫ３のタイミングでバッファメモリ
１２１〜１２３に書き込まれる。

【０００７】また、上記クロック抽出回路１１０〜１１
３で抽出されたクロックＣＫ０〜ＣＫ３はいずれも入力
断検出回路１３及びセレクタ１４に供給される。入力断
検出回路１３は、各クロックＣＫ０〜ＣＫ３の入力状態
を監視しており、セレクタ１４に選択指示信号ＳＳを送
り、いずれも正常ならばクロックＣＫ０を選択するよう
に指示し、クロックＣＫ０が入力断となった場合には、
これを検出して正常なクロックＣＫ１〜ＣＫ３のいずれ
かを特定してそのクロックを選択するように指示する。
セレクタ１４は入力断検出回路１３からの選択指示信号
ＳＳに従って入力クロックＣＫ０〜ＣＫ３のいずれかを
基準クロックＣＫref として選択的に導出する。

【０００８】このようにして得られた基準クロックＣＫ
ref はクロック生成回路１５に供給される。このクロッ
ク生成回路１５は基準クロックＣＫref からシステムク
ロックＣＫsys を生成するもので、このシステムクロッ
クＣＫsys は上記バッファメモリ１２１〜１２３に読出
しアドレスクロックとして供給され、同時に信号処理回
路１６に同期クロックとして供給される。

【０００９】これにより、バッファメモリ１２１〜１２
３に書込まれたデータＤ１〜Ｄ３はシステムクロックＣ
Ｋsys のタイミングで同時に読み出される。これらの読
出しデータＤ１′〜Ｄ３′は入力データＤ０と共に信号
処理回路１６に供給される。したがって、信号処理回路
１６は、システムクロックＣＫsys のタイミングでデー
タＤ０，Ｄ１′〜Ｄ３′を同時に取り込み、信号処理す
ることができる。

【００１０】ところで、上記クロック生成回路１５は、
一般にＰＬＬによって基準クロックＣＫref からシステ
ムクロックＣＫsys を生成する。しかしながら、基準と
して選択されているクロックが断した場合、実際のクロ
ック断から入力断検出回路１３がその断を検出し切り替
えを行うまでの期間、基準クロックＣＫref が断してし
まう。

【００１１】このとき、クロック生成回路１５で生成さ
れるシステムクロックＣＫsys の周波数はクロックＣＫ
０〜ＣＫ３の周波数からずれてしまい、メモリアドレス
が定常状態における入力データ間の位相変動に起因した
変動に伴って、大きなアドレス変動が生じてしまう。

【００１２】また、基準クロックＣＫref の変更時に
は、ＰＬＬの過渡応答が通常より大きなアドレス変動を
生じる要因となる。そのため、入力データＤ０の断／復
帰が繰り返されると、位相変動が累積し、これがバッフ
ァメモリ１２１〜１２３の容量を越えると、メモリオー
バーフローが発生してしまう。

【００１３】このオーバーフロー発生後の動作点がどこ
になるのかは不確定であり、必ずしも中心付近で動作す
るとはいえないため、定常状態の位相変動で再度オーバ
ーフローになるおそれがある。

【００１４】

【発明が解決しようとする課題】以上述べたように、従
来の同期処理回路では、入力ディジタル信号の断／復帰
が繰り返し起こる、あるいは大きな位相変動が生じる
と、バッファメモリにオーバーフローが発生してしま
い、その後の動作点が不確定になってしまうという問題
点があった。

【００１５】本発明の課題は、上記の問題点を解決し、
基準クロックの断／復帰が繰り返されてもメモリオーバ
ーフローの発生を抑圧することができ、さらに予期せぬ
オーバーフローが生じても、その後の動作をすばやく安
定させることのできる同期処理回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記の課題を解決するた
めに本発明は、複数のバッファメモリに対して複数系列
の入力データをそれぞれのデータ信号に同期したクロッ
クで書き込み、前記複数系列のクロックの内の一つを基
準にして生成した共通の読出しクロックで前記複数のバ
ッファメモリから読出しを行うことで、各系列の入力デ
ータを同期させる同期処理回路において、 （１）前記複数系列のクロックの正常性を判別し、正常
なクロックの内、所定の優先順位でクロックを特定して
選択指示を行い、選択指示したクロックが断した場合に
は次の正常なクロックを選択指示する入力断検出手段
と、前記複数系列のクロックを入力して前記入力断検出
手段から選択指示されるクロックを基準クロックとして
導出するクロック選択手段と、このクロック選択手段で
選択された基準クロックから前記共通の読出しクロック
を生成するクロック生成手段と、前記入力断検出手段で
断状態のクロックが復帰したことを検出し、その復帰検
出時に該クロックに対応するデータが書き込まれるバッ
ファメモリに対してメモリ容量の略半分の位置から書込
み、読出しを行うように書込みアドレス、読出しアドレ
スを設定するアドレス制御手段とを具備することを特徴
とする。

【００１７】すなわち、（１）の構成による同期処理回
路では、基準となっているクロックが断した場合、その
他の正常なクロックの内の一つを順次基準クロックとし
て選択し、断状態のクロックが復帰した場合は、基準ク
ロックの変更は行わない。このとき、該信号が書き込ま
れるバッファメモリの内容の略半分の位置から書き込ま
れるように書込みアドレス、読出しアドレスを設定する
ことで、基準クロックの断／復帰が繰り返されてもメモ
リオーバーフローの発生を抑圧する。

【００１８】（２）前記複数系列のクロックの正常性を
判別し、正常なクロックの内、所定の優先順位でクロッ
クを特定して選択指示を行い、選択指示したクロックが
断した場合には次の正常なクロックを選択指示する入力
断検出手段と、前記複数系列のクロックを入力して前記
入力断検出手段から選択指示されるクロックを基準クロ
ックとして導出するクロック選択手段と、このクロック
選択手段で選択された基準クロックから前記共通の読出
しクロックを生成するクロック生成手段と、前記複数の
バッファメモリそれぞれに対応して設けられ、対応する
バッファメモリのオーバーフロー発生を監視して、オー
バーフロー発生時に対応するバッファメモリに対してメ
モリ容量の略半分の位置から書込み、読出しを行うよう
に書込みアドレス、読出しアドレスを設定する複数のア
ドレス制御手段とを具備することを特徴とする。

【００１９】すなわち、（２）の構成による同期処理回
路では、前記複数系列のクロックのいずれかが断した後
に復帰する、あるいは前記複数系列の入力データ信号の
いずれかが大きな位相変動を起こすことにより対応する
バッファメモリにオーバーフローが発生したとしても、
そのバッファメモリに対してメモリ容量の略半分の位置
から書き込み、読み出されるように、書込みアドレス、
読出しアドレスを設定するので、その後の動作点を安定
にすることができるようになる。

【００２０】（２）の構成において、前記複数のアドレ
ス制御手段は、それぞれ対応するバッファメモリの書込
みアドレス、読出しアドレスを中央値にリセットするこ
とで実現できる。

【００２１】また、（２）の構成において、前記複数の
アドレス制御手段に、それぞれタイマーを設け、オーバ
ーフロー検出時に前記タイマーを起動して当該タイマー
の設定時間経過後に前記アドレスの設定を行うようにす
れば、次の安定状態に至ってから読出しを開始すること
ができるようになる。

【００２２】あるいは、（２）の構成において、前記複
数のアドレス制御手段に、それぞれタイマーを設け、オ
ーバーフロー検出時に前記タイマーを起動して、前記タ
イマーの設定時間の間、繰り返し前記アドレスの設定を
行うようにしても、同様に、次の安定状態に至ってから
読出しを開始することができるようになる。

【００２３】（３）前記複数系列のクロックの正常性を
判別し、正常なクロックの内、所定の優先順位でクロッ
クを特定して選択指示を行い、選択指示したクロックが
断した場合には次の正常なクロックを選択指示する入力
断検出手段と、前記複数系列のクロックを入力して前記
入力断検出手段から選択指示されるクロックを基準クロ
ックとして導出するクロック選択手段と、このクロック
選択手段で選択された基準クロックから前記共通の読出
しクロックを生成するクロック生成手段と、前記入力断
検出手段で断状態のクロックが復帰したことを検出し、
その復帰検出時に該クロックに対応するデータが書き込
まれるバッファメモリに対してメモリ容量の略半分の位
置から書込み、読出しを行うように書込みアドレス、読
出しアドレスを設定する第１のアドレス制御手段と、前
記複数のバッファメモリそれぞれに対応して設けられ、
対応するバッファメモリのオーバーフロー発生を監視し
て、オーバーフロー発生時に対応するバッファメモリに
対してメモリ容量の略半分の位置から書込み、読出しを
行うように書込みアドレス、読出しアドレスを設定する
複数の第２のアドレス制御手段とを具備することを特徴
とする。すなわち、（３）の構成による同期処理回路
は、（１）と（２）の構成を組み合わせたものであり、
双方の効果を同時に得られるものである。

【００２４】

【発明の実施の形態】以下、図１及び図２を参照して本
発明の実施形態を詳細に説明する。尚、図１及び図２に
おいて、図３と同一部分には同一符号を付して示す。図
１は本発明に係る同期処理回路の第１の実施形態の構成
を示すものである。図１においては、図３の場合と同様
に、網同期した４台の装置からのデータＤ０〜Ｄ３を入
力し、同期化して信号処理するものとする。入力データ
Ｄ０〜Ｄ３はそれぞれクロック抽出回路１１０〜１１３
で抽出されたクロックＣＫ０〜ＣＫ３によりバッファメ
モリ１２０〜１２３に書き込まれる。

【００２５】入力断検出回路１７は、本実施形態の特徴
となる部分であり、クロック抽出回路１１０〜１１３で
抽出されたクロックＣＫ０〜ＣＫ３の断検出を行い、セ
レクタ１４に選択指示信号ＳＳに送ると共に、各バッフ
ァメモリ１２０〜１２３にアドレス設定信号Ｓ０〜Ｓ３
を出力する。セレクタ１４は選択指示信号ＳＳに基づき
入力クロックＣＫ０〜ＣＫ３の内の一つを選択し、基準
クロックＣＫref としてクロック生成回路１５に出力す
る。

【００２６】クロック生成回路１５は、基準クロックＣ
Ｋref からシステムクロックＣＫsys を生成し、読出し
クロックとしてバッファメモリ１２０〜１２３に供給
し、同時に同期クロックとして信号処理回路１６に供給
する。

【００２７】システムクロックＣＫsys によりバッファ
メモリ１２０〜１２３から読み出されたデータＤ０′〜
Ｄ３′は信号処理回路１６に供給され、システムクロッ
クＣＫsys のタイミングで同時に取り込まれて信号処理
される。

【００２８】上記構成において、本発明の特徴とする入
力断検出回路１７は、クロックＣＫ０〜ＣＫ３の中から
正常なクロックを判別し、所定の優先順位で特定して、
セレクタ１４に基準クロックＣＫref として選択させる
が、その選択クロックが断した場合、クロックＣＫ０〜
ＣＫ３の中から次の正常なクロックを特定し、そのクロ
ックを基準クロックＣＫref としてセレクタ１４に選択
させる。

【００２９】基準クロックＣＫref として選択されてい
たクロックが復帰した場合は、基準クロックＣＫref の
変更は行わない。このとき、復帰したクロックＣＫ０〜
ＣＫ３に対応する入力データが書き込まれるバッファメ
モリ１２０〜１２３に対し、メモリ容量の略半分の位置
から書き込み、読出しを開始するように、アドレス設定
信号Ｓｉによって書込みアドレス、読出しアドレスを設
定する。

【００３０】このようにバッファメモリ１２０〜１２３
のアドレス制御を行うことにより、基準クロックの断／
復帰が繰り返されても、位相変動の累積をほぼ半減する
ことができる。

【００３１】したがって、上記構成による同期処理回路
は、基準クロックの断／復帰が繰り返されても、メモリ
オーバーフローの発生が極めて低い確率に制限されるた
め、長期間安定に動作させることができる。

【００３２】図２は本発明に係る同期処理回路の第２の
実施形態の構成を示すものである。図２においても、図
３の場合と同様に、網同期した４台の装置からのデータ
Ｄ０〜Ｄ３を入力し、同期化して信号処理するものとす
る。入力データＤ０〜Ｄ３はそれぞれクロック抽出回路
１１０〜１１３で抽出されたクロックＣＫ０〜ＣＫ３に
よりメモリ１２０〜１２３に書き込まれる。

【００３３】入力断検出回路１３はクロック抽出回路１
１０〜１１３で抽出されたクロックＣＫ０〜ＣＫ３の断
検出を行い、セレクタ１４に選択指示信号ＳＳを出力す
る。セレクタ１４は選択指示信号ＳＳに基づき入力クロ
ックＣＫ０〜ＣＫ３の内の一つを選択し、基準クロック
ＣＫref としてクロック生成回路１５に出力する。クロ
ック生成回路１５は、基準クロックＣＫref を基準とし
てシステムクロックＣＫsys を生成する。このシステム
クロックＣＫsys は、読出しクロック、同期クロックと
してバッファメモリ１２０〜１２３及び信号処理回路１
６に供給される。

【００３４】システムクロックＣＫsys によりメモリ１
２０〜１２３から読み出されたデータＤ０′〜Ｄ３′は
信号処理回路１６に供給され、システムクロックＣＫsy
s のタイミングで同時に取り込まれて信号処理される。

【００３５】さらに、本実施形態においては、各バッフ
ァメモリ１２０〜１２３それぞれにリセット回路１８０
〜１８３が設けられる。これらのリセット回路１８０〜
１８３は、内部にタイマーを備え、対応するバッファメ
モリ１２０〜１２３のオーバーフローを監視し、オーバ
ーフロー発生時にタイマーを起動して、所定時間経過後
にリセット信号を対応するバッファメモリに送出し、そ
の書込み、読出しアドレスをほぼ中心付近に設定する。

【００３６】上記構成において、入力断検出回路１３で
は、クロックＣＫ０〜ＣＫ３の中から正常なクロックを
判別し、所定の優先順位で特定して、セレクタ１４に基
準クロックＣＫref として選択させるが、その選択クロ
ックが断した場合、クロックＣＫ０〜ＣＫ３の中から次
の正常なクロックを特定し、そのクロックを基準クロッ
クＣＫref としてセレクタ１４に選択させる。

【００３７】一方、リセット回路１８０〜１８３では、
バッファメモリ１２０〜１２３のオーバーフローが発生
した時に状態変化する信号を受け、それを元にタイマー
を起動して一定時間後にそのメモリの書込み、読出しア
ドレスをほぼ中心付近にリセットする。

【００３８】このような構成により、例えば入力データ
Ｄ３が断発生後に復帰したような場合、バッファメモリ
１２３がオーバーフローしても、その後かならずリセッ
ト回路１８３によりバッファメモリ１２３の書込み、読
出しアドレスはほぼ中心付近にリセットされることにな
る。

【００３９】また、リセット回路１８０〜１８３にタイ
マーを内蔵させたことにより、オーバーフローの発生か
ら一定時間経過後、次の安定状態に至ってからリセット
をかけることができるようになる。タイマーの設定時間
は、位相変動時の過渡応答、あるいは信号の復帰時の過
渡応答の時定数よりも十分長く設定すればよい。

【００４０】また、上述のようにタイマーで設定された
時間をリセットをかけるまでの待ち時間としてもよい
し、タイマーで設定された時間の間、繰り返してリセッ
トをかけにいくようにしても同様の効果を得ることがで
きる。

【００４１】この方式によれば、単に入力データ側に障
害が発生した場合のみでなく、読出しクロック側の異常
に対しても対処することが可能である。例えば、セレク
タ１４、クロック生成回路１５の異常により、読出しク
ロック（システムクロック）ＣＫsys に大きな位相変動
が発生して、バッファメモリ１２０〜１２３がオーバー
フローしたとしても、同様の効果が期待できる。

【００４２】したがって、上記構成による同期処理回路
を用いれば、入力データの断／復帰や大きな位相変動に
よって予期せぬメモリオーバーフローが発生したとして
も、その後のメモリ内での書込み／読出しアドレスが中
心付近に設定されるため、続けてオーバーフローが発生
するようなことはなくなり、安定動作に移行することが
できる。

【００４３】尚、本発明は上記実施形態に限定されるも
のではない。例えば、第２の実施形態では、クロックＣ
Ｋ０〜ＣＫ３の正常性を判別して基準クロックＣＫref
の選択操作を行っているが、各バッファメモリ１２０〜
１２３のオーバーフロー発生時を検出して基準クロック
ＣＫref を切り換えるようにしてもよい。また、その両
者を共に判別情報としてもよい。

【００４４】さらに、第１と実施形態と第２の実施形態
を組み合わせて構成すれば、入力データ断発生時のバッ
ファメモリのオーバーフローをなくす効果と、システム
クロック異常発生によってバッファメモリにオーバーフ
ローが発生しても素早く安定動作へ移行できる効果を合
せ持つ、極めて有用な同期処理回路を実現することがで
きる。その他、本発明は種々の変形が可能であることは
いうまでもない。

【００４５】

【発明の効果】以上述べたように本発明によれば、基準
クロックの断／復帰が繰り返されてもメモリオーバーフ
ローの発生を抑圧することができ、さらに予期せぬオー
バーフローが生じても、その後の動作をすばやく安定さ
せることのできる同期処理回路を提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係る同期処理回路の第１の実施形態の
構成を示すブロック回路図。

【図２】本発明に係る同期処理回路の第２の実施形態の
構成を示すブロック回路図。

【図３】従来の同期処理回路の構成を示すブロック回路
図。

【符号の説明】

１１０〜１１３…クロック抽出回路 １２０〜１２３…バッファメモリ １３、１７…入力断検出回路 １４…セレクタ １５…クロック生成回路 １６…信号処理回路 １８０〜１８３…リセット回路 Ｄ０〜Ｄ３…入力データ ＣＫ０〜ＣＫ３…抽出クロック ＳＳ…選択指示信号 ＣＫref …基準クロック ＣＫsys …システムクロック Ｓ０〜Ｓ３…アドレス設定信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数のバッファメモリに対して複数系列の
   入力データをそれぞれのデータ信号に同期したクロック
   で書き込み、前記複数系列のクロックの内の一つを基準
   にして生成した共通の読出しクロックで前記複数のバッ
   ファメモリから読み出すことで、各系列の入力データを
   同期させる同期処理回路において、 前記複数系列のクロックの正常性を判別し、正常なクロ
   ックの内、所定の優先順位でクロックを特定して選択指
   示を行い、選択指示したクロックが断した場合には次の
   正常なクロックを選択指示する入力断検出手段と、 前記複数系列のクロックを入力して前記入力断検出手段
   から選択指示されるクロックを基準クロックとして導出
   するクロック選択手段と、 このクロック選択手段で選択された基準クロックから前
   記共通の読出しクロックを生成するクロック生成手段
   と、 前記入力断検出手段で断状態のクロックが復帰したこと
   を検出し、その復帰検出時に該クロックに対応するデー
   タが書き込まれるバッファメモリに対してメモリ容量の
   略半分の位置から書込み、読出しを行うように書込みア
   ドレス、読出しアドレスを設定するアドレス制御手段と
   を具備することを特徴とする同期処理回路。
2. 【請求項２】複数のバッファメモリに対して複数系列の
   入力データをそれぞれのデータ信号に同期したクロック
   で書き込み、前記クロックの内の一つを基準にして生成
   した共通の読出しクロックで前記複数系列のバッファメ
   モリから読み出すことで、各系列の入力データを同期さ
   せる同期処理回路において、 前記複数系列のクロックの正常性を判別し、正常なクロ
   ックの内、所定の優先順位でクロックを特定して選択指
   示を行い、選択指示したクロックが断した場合には次の
   正常なクロックを選択指示する入力断検出手段と、 前記複数系列のクロックを入力して前記入力断検出手段
   から選択指示されるクロックを基準クロックとして導出
   するクロック選択手段と、 このクロック選択手段で選択された基準クロックから前
   記共通の読出しクロックを生成するクロック生成手段
   と、 前記複数のバッファメモリそれぞれに対応して設けら
   れ、対応するバッファメモリのオーバーフロー発生を監
   視して、オーバーフロー発生時に対応するバッファメモ
   リに対してメモリ容量の略半分の位置から書込み、読出
   しを行うように書込みアドレス、読出しアドレスを設定
   する複数のアドレス制御手段とを具備することを特徴と
   する同期処理回路。
3. 【請求項３】前記複数のアドレス制御手段は、それぞれ
   対応するバッファメモリの書込みアドレス、読出しアド
   レスを中央値にリセットするようにしたことを特徴とす
   る請求項２記載の同期処理回路。
4. 【請求項４】前記複数のアドレス制御手段は、それぞれ
   タイマーを備え、オーバーフロー検出時に前記タイマー
   を起動して当該タイマーの設定時間経過後に前記アドレ
   スの設定を行うようにしたことを特徴とする請求項２記
   載の同期処理回路。
5. 【請求項５】前記複数のアドレス制御手段は、それぞれ
   タイマーを備え、オーバーフロー検出時に前記タイマー
   を起動して当該タイマーの設定時間の間、繰り返し前記
   アドレスの設定を行うようにしたことを特徴とする請求
   項２記載の同期処理回路。
6. 【請求項６】複数のバッファメモリに対して複数系列の
   入力データをそれぞれのデータ信号に同期したクロック
   で書き込み、前記複数系列のクロックの内の一つを基準
   にして生成した共通の読出しクロックで前記複数のバッ
   ファメモリから読み出すことで、各系列の入力データを
   同期させる同期処理回路において、 前記複数系列のクロックの正常性を判別し、正常なクロ
   ックの内、所定の優先順位でクロックを特定して選択指
   示を行い、選択指示したクロックが断した場合には次の
   正常なクロックを選択指示する入力断検出手段と、 前記複数系列のクロックを入力して前記入力断検出手段
   から選択指示されるクロックを基準クロックとして導出
   するクロック選択手段と、 このクロック選択手段で選択された基準クロックから前
   記共通の読出しクロックを生成するクロック生成手段
   と、 前記入力断検出手段で断状態のクロックが復帰したこと
   を検出し、その復帰検出時に該クロックに対応するデー
   タが書き込まれるバッファメモリに対してメモリ容量の
   略半分の位置から書込み、読出しを行うように書込みア
   ドレス、読出しアドレスを設定する第１のアドレス制御
   手段と、 前記複数のバッファメモリそれぞれに対応して設けら
   れ、対応するバッファメモリのオーバーフロー発生を監
   視して、オーバーフロー発生時に対応するバッファメモ
   リに対してメモリ容量の略半分の位置から書込み、読出
   しを行うように書込みアドレス、読出しアドレスを設定
   する複数の第２のアドレス制御手段とを具備することを
   特徴とする同期処理回路。