JPH0983832A - Ａｆｃにおける波形整形回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力ビデオ信号中の同期信号の位相を正確に
検出する。 【解決手段】 立下りエッジ検出回路３２において、水
平同期信号Ｓ１１の立下りエッジが検出される。カウン
タ３３では、検出された立下りエッジから１クロック遅
れて、ウィンドウ（Ｓ１２）が設定され、そのウィンド
ウは、１／２水平周期程度の幅とされる。ＡＮＤゲート
３４では、信号Ｓ１１と信号Ｓ１２との論理積が行わ
れ、その出力信号Ｓ１３は、トライステート回路３６、
ＡＮＤゲート４１へ供給される。トライステート回路３
６の出力に応じて、信号Ｓ１３がHighレベルの区間コン
デンサ３８の充電が行われ、一方、信号Ｓ１３がLow レ
ベルの区間コンデンサ３８は放電される。そして、コン
パレータ３９およびバッファ４０を介してＡＮＤゲート
４１において、信号Ｓ１５と信号Ｓ１３との論理積が行
われ、信号Ｓ１６として出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばディジタ
ルＶＣＲ（ディジタルカセットレコーダ）において、タ
イミング信号を生成するためＡＦＣ（自動周波数制御）
における波形整形回路に関する。

【０００２】

【従来の技術】例えば、ディジタルＶＣＲにおいて、外
部から供給されるビデオ信号を記録する時に、このビデ
オ信号に含まれる時間軸変動分を検出し、この時間軸変
動分を持つようなタイミング信号を形成するために、Ａ
ＦＣ回路が使用される。ＡＦＣ回路としては、入力ビデ
オ信号中の水平同期信号に基づいて水平周波数のタイミ
ング信号を形成する水平ＡＦＣと、入力ビデオ信号中の
垂直同期信号に基づいて垂直周波数のタイミング信号を
形成する垂直ＡＦＣとがある。水平および垂直ＡＦＣの
何れかにおいても分離された同期信号の位相と正確にロ
ックした出力信号をＰＬＬの構成によって、生成するた
めに分離された同期信号を波形整形する波形整形回路が
設けらている。

【０００３】従来の上述した波形整形回路を図５に示
し、そのタイミングチャートを図６に示す。図５に示す
波形整形回路は、５０で示す入力端子から分離された水
平同期信号Ｓ２１が供給され、その立上りエッジによっ
てモノマルチ（単安定マルチバイブレータ）５１がトリ
ガーされる。モノマルチ５１の出力信号がトライステー
ト回路５２およびＡＮＤゲート５６へ供給される。抵抗
５３とコンデンサ５４の直列回路を電源および接地間に
挿入し、抵抗５３およびコンデンサ５４の出力信号がバ
ッファ５５の入力へ供給される。

【０００４】モノマルチ５１の出力信号Ｓ２２が立ち上
がることによって、トライステート回路５２は、信号Ｓ
２２のパルス幅である区間Ｔ４の間オンとなり、その区
間Ｔ４の間コンデンサ５４が放電する。区間Ｔ４が終了
すると、コンデンサ５４の放電も終了し、充電が開始さ
れる。従って、抵抗５３とコンデンサ５４の接続点から
充放電信号Ｓ２３が供給される。その信号Ｓ２３がバッ
ファ５５を介されることによって、パルス信号Ｓ２４と
なされる。モノマルチ５１の出力信号Ｓ２２とパルス信
号Ｓ２２とパルス信号Ｓ２４がＡＮＤゲート５６へ供給
される。ＡＮＤゲート５６では、水平同期信号Ｓ２２と
信号Ｓ２４との論理積の結果が出力信号Ｓ２５として出
力端子５７から出力される。

【０００５】

【発明が解決しようとする課題】しかしながら、信号Ｓ
２３に示すように区間Ｔ４では、放電が完全に終了しな
いまま、コンデンサ５４の充電が開始される。すなわ
ち、ＣＲ時定数による放電が充分に行われず、電位Ｅ１
が残ったまま、充電が開始されるので、充電の開始電位
が一定とならない。また、時定数の充放電波形を使用し
ているので、信号Ｓ２４が立ち上がるまでの区間Ｔ５が
一定とならない。このように、時定数回路によって位相
情報の加工が行われる為、変動の要素が増加し、正確に
入力ビデオ信号の位相情報を検出できない問題があっ
た。

【０００６】従って、この発明の目的は、放電を確実に
行うことができ、さらにモノマルチによる位相情報の遅
延処理を不要とすることによって、正確に入力ビデオ信
号の位相情報を検出することが可能なＡＦＣにおける波
形整形回路を提供することにある。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、入力同期信号と同期した出力信号を生成するＡＦＣ
における入力同期信号の波形整形を行う波形整形回路に
おいて、入力同期信号のエッジを検出し、エッジから次
のエッジが発生する前の所定のタイミングまでの幅のウ
ィンドウを生成する手段と、ウィンドウ内でコンデンサ
を放電する手段と、コンデンサの端子電圧の電位と所定
の電位とを比較するコンパレータ手段と、コンパレータ
手段の出力と入力同期信号とから入力同期信号のエッジ
に同期したパルスを生成する手段とを有することを特徴
とするＡＦＣにおける波形整形回路である。

【０００８】このように、完全に放電が行われるため、
残留電位の影響を受けず、常に安定した波形整形が得ら
れる。

【０００９】

【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。この発明の波形整形回路を
適用したＡＦＣの一例である。１、２、７、８、１３、
１８、２２、２３、２４、２５、２７で示す端子は、そ
れぞれＩＣのピンを示し、二重線で囲まれている部分
は、ＩＣに含まれているブロックを示す。端子１から
は、ディジタルビデオ信号が入力され、そのディジタル
ビデオ信号は、同期分離回路３において、振幅分離など
を用いて同期分離が行われる。同期分離回路３の出力信
号は、ＨＶ分離回路４において、水平同期信号（H-Syn
、Ｓ１）および垂直同期信号（V-Syn ）へ分離され、
水平同期信号はスイッチ５の一方の入力端子へ供給さ
れ、垂直同期信号は、図示しない処理回路へ供給され
る。

【００１０】スイッチ５の他方の入力端子には、端子２
を介して外部から供給される水平同期信号（H-Syn ）が
供給される。適宜切り換えられるスイッチ５の出力端子
から水平同期信号（H-Syn ）が波形整形回路６およびト
ライステート回路１７の制御端子へ供給される。後述す
る波形整形回路６では、端子７および端子８を介して、
外付けの抵抗９およびコンデンサ１０と接続されてい
る。この抵抗９とコンデンサ１０は、電源および接地間
に挿入され、これらによってＣＲ時定数が設定される。

【００１１】設定されたＣＲ時定数よりも大きくコンデ
ンサ１０が充分放電する時間をとり、図２に示すスイッ
チ５からの水平同期信号Ｓ１から後述するように、波形
整形回路６によって、図２に示す信号Ｓ２が生成され
る。波形整形回路６の出力信号Ｓ２がトライステート回
路１２の制御端子へ供給される。信号Ｓ２がLow レベル
となる区間Ｔ２において、トライステート回路１２は、
Ｈ．カウンタ１１からのカウンタ出力Ｓ４を後段に出力
する。このトライステート回路１２からの出力信号を図
２のＳ６に示す。積分回路１５では、供給された信号Ｓ
６が積分され、反転して出力される。

【００１２】トライステート回路１７の制御端子に供給
される水平同期信号Ｓ１がLow レベルとなる区間Ｔ１に
おいて、トライステート回路１７は、Ｈ．カウンタ１１
からのカウンタ出力Ｓ３を後段に出力する。このトライ
ステート回路１７からの出力信号を図２のＳ５に示す。
ラグリードフィルタ１９では、供給された信号Ｓ５が積
分され、反転して出力される。積分回路１５およびラグ
リードフィルタ１９の出力は、抵抗１６および２０によ
って、加算され、ＶＣＯ（電圧制御型発振器）２１の制
御電圧としてＶＣＯ２１の制御端子へ供給される。

【００１３】端子２２、２３に取り出されるＶＣＯ２１
の出力は、インバータ２８で合成されてから端子２４を
介してＡＦＣ出力（クロック出力）として出力される。
また、そのＡＦＣ出力は、端子２５を介して分周器２６
へ供給される。分周器２６では、供給されるＡＦＣ出力
の周波数を１／２とし、Ｈ．カウンタ１１のクロック端
子へ供給する。Ｈ．カウンタ１１は、供給されたクロッ
クの計数を行うと共に、１水平周期分のクロック毎にク
リアされる。Ｈ．カウンタ１１から端子２７を介して水
平周期の出力が取り出される。

【００１４】図２に示す信号Ｓ５の区間Ｔ１を除く区間
は、トライステート回路１７がハイインピーダンスの期
間である。すなわち、水平同期信号Ｓ１がHighレベルと
なる区間、信号Ｓ５は、ハイインピーダンスである。同
様に、信号Ｓ６は、信号Ｓ２がHighレベルとなる区間、
ハイインピーダンスである。

【００１５】ここで、上述した波形整形回路６の一実施
例を図３の回路図と図４のタイミングチャートを用いて
説明する。入力端子３１から供給される負極性の水平同
期信号Ｓ１１は、立下りエッジ検出回路３２およびＡＮ
Ｄゲート３４へ供給される。立下りエッジ検出回路３２
において、供給される水平同期信号Ｓ１１から立下りエ
ッジが検出されると、ノイズ除去のために１クロック遅
れて、カウンタ３３において、計数が開始される。この
カウンタ３３によって、ウィンドウが設定される。この
ウィンドウは、信号Ｓ１２に示すように水平同期信号Ｓ
１１の１／２周期程度の計数が行われている間、Highレ
ベルの信号を出力する。

【００１６】ＡＮＤゲート３４では、水平同期信号Ｓ１
１と信号Ｓ１２との論理積出力（信号Ｓ１３）が得られ
る。この信号Ｓ１３がインバータ３５およびＡＮＤゲー
ト４１へ供給される。インバータ３５に供給された信号
Ｓ１３は、反転され、トライステート回路３６の制御端
子へ供給される。信号Ｓ１３の立上りからコンデンサ３
８の充電が開始され、信号Ｓ１３がHighレベルの間コン
デンサ３８は、充電される。すなわち、ウィンドウの幅
内でコンデンサ３８の充電が行われる。信号Ｓ１３がLo
w レベルの間トライステート回路３６が低インピーダン
ス（オン）となり、コンデンサ３８が放電される。抵抗
３７とコンデンサ３８の直列回路を電源および接地間に
挿入し、抵抗３７とコンデンサ３８の接続点を介して、
充放電波形の信号Ｓ１４がコンパレータ３９へ供給され
る。

【００１７】コンパレータ３９では、供給された信号Ｓ
１４の２値化が行われる。信号Ｓ１４に対して、所定の
しきい値より大きいか否かが判断され、大きいと判断さ
れた場合、出力信号はHighレベルとなり、小さいと判断
された場合、出力信号はLowレベルとなる。この出力信
号は、インバータ４０において、信号が反転され信号Ｓ
１５として、ＡＮＤゲート４１へ供給される。ＡＮＤゲ
ート４１では、信号Ｓ１３と信号Ｓ１５との論理積が出
力され、その出力信号Ｓ１６は、区間Ｔ３のみHighレベ
ルとなり、出力端子４２から伝送される。この出力信号
Ｓ１６は、図２に示す信号Ｓ２であり、ＡＦＣのリファ
レンス信号として用いられる。

【００１８】

【発明の効果】この発明に依れば、同期信号規格の幅を
利用して目的の位相情報が入力される前にＣＲ時定数の
放電を完全に終了させ、またモノマルチのような遅延回
路を用いることなく位相比較回路の制御信号を生成する
ことができる。

【００１９】さらに、この発明に依れば、入力される同
期信号より充分大きく、１周期に対して余裕のある時間
を設定することができるため、確実に放電を行うことが
可能となる。

【図面の簡単な説明】

【図１】この発明を適用できるＡＦＣの一例のブロック
図である。

【図２】この発明を適用できるＡＦＣの一例のタイミン
グチャートである。

【図３】この発明の波形整形回路の一実施例のブロック
図である。

【図４】この発明の波形整形回路の一実施例のタイミン
グチャートである。

【図５】波形整形回路の従来例のブロック図である。

【図６】波形整形回路の従来例のタイミングチャートで
ある。

【符号の説明】

３２ 立下りエッジ検出回路 ３３ カウンタ ３４、４１ ＡＮＤゲート ３６ トライステート回路 ３７ 抵抗 ３８ コンデンサ ３９ コンパレータ ４０ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力同期信号と同期した出力信号を生成
   するＡＦＣにおける上記入力同期信号の波形整形を行う
   波形整形回路において、 上記入力同期信号のエッジを検出し、上記エッジから次
   のエッジが発生する前の所定のタイミングまでの幅のウ
   ィンドウを生成する手段と、 上記ウィンドウ内でコンデンサを放電する手段と、 上記コンデンサの端子電圧の電位と所定の電位とを比較
   するコンパレータ手段と、 上記コンパレータ手段の出力と上記入力同期信号とから
   上記入力同期信号のエッジに同期したパルスを生成する
   手段とを有することを特徴とするＡＦＣにおける波形整
   形回路。