JPH0984249A - 制御素子保護回路 - Google Patents
制御素子保護回路Info
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- JPH0984249A JPH0984249A JP7235786A JP23578695A JPH0984249A JP H0984249 A JPH0984249 A JP H0984249A JP 7235786 A JP7235786 A JP 7235786A JP 23578695 A JP23578695 A JP 23578695A JP H0984249 A JPH0984249 A JP H0984249A
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Abstract
(57)【要約】
【課題】短絡以前に電流を流す必要がない制御素子保護
回路を提供すること。 【解決手段】負荷１に電流が流れることにより生じる負
荷１の電圧降下を検出するＰ型ＭＯＳＦＥＴ４と、負荷
１に所定レベル以上の電流が流れた場合に、Ｐ型ＭＯＳ
ＦＥＴ４に出力に基づいて、ＥＳＴ５をオフ状態にする
ための電流検出回路１６および抵抗体８を備えている。
回路を提供すること。 【解決手段】負荷１に電流が流れることにより生じる負
荷１の電圧降下を検出するＰ型ＭＯＳＦＥＴ４と、負荷
１に所定レベル以上の電流が流れた場合に、Ｐ型ＭＯＳ
ＦＥＴ４に出力に基づいて、ＥＳＴ５をオフ状態にする
ための電流検出回路１６および抵抗体８を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴ(Insulat
ed Gate Bipolar Transistor) やエミッタ・スイッチト
・サイリスタ (ＥＳＴ:Emitter Switched Thyristor)等
の制御素子を過電流等から保護する制御素子保護回路に
関する。
ed Gate Bipolar Transistor) やエミッタ・スイッチト
・サイリスタ (ＥＳＴ:Emitter Switched Thyristor)等
の制御素子を過電流等から保護する制御素子保護回路に
関する。
【０００２】
【従来の技術】モータ等の負荷を制御するＩＧＢＴ、Ｅ
ＳＴ等の制御素子を過電流から保護する制御素子保護回
路として、従来より、制御素子と並列に分流素子を接続
し、この分流素子に流れる電流が所定レベル以上になっ
たら、制御素子内に流れる電流を低減することにより、
制御素子を保護するというものが提案されている。
ＳＴ等の制御素子を過電流から保護する制御素子保護回
路として、従来より、制御素子と並列に分流素子を接続
し、この分流素子に流れる電流が所定レベル以上になっ
たら、制御素子内に流れる電流を低減することにより、
制御素子を保護するというものが提案されている。
【０００３】図３に、従来の制御素子保護回路８０を示
す。図中、８１は制御端子を示しており、この制御端子
８１は抵抗体８２を介して分流素子としてのＩＧＢＴ８
３および出力素子としてのＩＧＢＴ８４のゲートに接続
している。ＩＧＢＴ８３（分流素子）はＩＧＢＴ８４
（出力素子）よりも小面積のものが使用される。
す。図中、８１は制御端子を示しており、この制御端子
８１は抵抗体８２を介して分流素子としてのＩＧＢＴ８
３および出力素子としてのＩＧＢＴ８４のゲートに接続
している。ＩＧＢＴ８３（分流素子）はＩＧＢＴ８４
（出力素子）よりも小面積のものが使用される。
【０００４】ＩＧＢＴ８３，８４のドレインは図示しな
い負荷につながっており、ＩＧＢＴ８３のソースは抵抗
体８５を介して接地され、ＩＧＢＴ８４のソースは直接
接地されている。
い負荷につながっており、ＩＧＢＴ８３のソースは抵抗
体８５を介して接地され、ＩＧＢＴ８４のソースは直接
接地されている。
【０００５】また、ＩＧＢＴ８３のソースには、エミッ
タ接地されたＮＰＮ型トランジスタ８６のベースが接続
されている。このＮＰＮ型トランジスタ８６のコレクタ
は、ツェナーダイオード８７を介して、ＩＧＢＴ８３，
８４のゲートに接続されている。
タ接地されたＮＰＮ型トランジスタ８６のベースが接続
されている。このＮＰＮ型トランジスタ８６のコレクタ
は、ツェナーダイオード８７を介して、ＩＧＢＴ８３，
８４のゲートに接続されている。
【０００６】このように構成された制御素子保護回路８
０によれば、制御端子８１からＩＧＢＴ８３，８４のゲ
ートにターンオン信号が与えられ、ＩＧＢＴ８３，８４
がターンオンする。このような状態で、短絡事故が発生
すると、抵抗体８５に短絡事故前よりも大きな電流が流
れ、抵抗体８５で電圧降下が生じる。
０によれば、制御端子８１からＩＧＢＴ８３，８４のゲ
ートにターンオン信号が与えられ、ＩＧＢＴ８３，８４
がターンオンする。このような状態で、短絡事故が発生
すると、抵抗体８５に短絡事故前よりも大きな電流が流
れ、抵抗体８５で電圧降下が生じる。
【０００７】この電圧降下によりＮＰＮトランジスタ８
６がオンになり、ツェナーダイオード８７によりＩＧＢ
Ｔ８３，８４のゲートに所定レベル以下のゲート電圧が
印加される。このゲート電圧によりＩＧＢＴ８４のゲー
トが絞られ、ＩＧＢＴ８４のソース・ドレイン間に流れ
る電流が減少し、素子破損は防止される。
６がオンになり、ツェナーダイオード８７によりＩＧＢ
Ｔ８３，８４のゲートに所定レベル以下のゲート電圧が
印加される。このゲート電圧によりＩＧＢＴ８４のゲー
トが絞られ、ＩＧＢＴ８４のソース・ドレイン間に流れ
る電流が減少し、素子破損は防止される。
【０００８】しかしながら、この種の制御素子保護回路
８０では、ＩＧＢＴ８３（分流素子）に流れる電流が所
定レベル以上になったら、ＩＧＢＴ８４（制御素子）の
ゲートを絞ることにより、ＩＧＢＴ８４内に流れる電流
を少なくして、ＩＧＢＴ８４を保護するので、短絡以前
にもＩＧＢＴ８３に電流を流す必要がある。
８０では、ＩＧＢＴ８３（分流素子）に流れる電流が所
定レベル以上になったら、ＩＧＢＴ８４（制御素子）の
ゲートを絞ることにより、ＩＧＢＴ８４内に流れる電流
を少なくして、ＩＧＢＴ８４を保護するので、短絡以前
にもＩＧＢＴ８３に電流を流す必要がある。
【０００９】また、出力素子としてＩＧＢＴ８４のよう
にオン時の耐圧が高く、電流が飽和する素子を用いた場
合には、短絡事故が起きたときに、ＩＧＢＴ８４を完全
にオフ状態にしなくても素子破損を防止できるが、ＥＳ
Ｔのようにオン時の耐圧が非常に低い素子を用いた場合
には、短絡事故が発生したときに、完全にオフ状態にし
なければ、素子が破損するという問題を生じる。さら
に、ＥＳＴを用いた場合には、ＥＳＴのゲートに過大電
圧が印加されると、ドレイン電流、ドレイン電圧が上昇
し、ソース・ドレイン間に耐圧以上の電圧が生じるた
め、その抑制技術も必須となる。
にオン時の耐圧が高く、電流が飽和する素子を用いた場
合には、短絡事故が起きたときに、ＩＧＢＴ８４を完全
にオフ状態にしなくても素子破損を防止できるが、ＥＳ
Ｔのようにオン時の耐圧が非常に低い素子を用いた場合
には、短絡事故が発生したときに、完全にオフ状態にし
なければ、素子が破損するという問題を生じる。さら
に、ＥＳＴを用いた場合には、ＥＳＴのゲートに過大電
圧が印加されると、ドレイン電流、ドレイン電圧が上昇
し、ソース・ドレイン間に耐圧以上の電圧が生じるた
め、その抑制技術も必須となる。
【００１０】
【発明が解決しようとする課題】上述の如く、従来の制
御素子保護回路は、制御素子と並列に接続された分流素
子を有し、この分流素子に流れる電流が所定レベル以上
になったら、制御素子内に流れる電流を低減することに
より、制御素子を保護するというものであったので、短
絡以前にも分流素子に電流を流す必要があった。本発明
は、上記事情を考慮してなされたもので、その目的とす
るところは、短絡以前に電流を流す必要がない制御素子
保護回路を提供することにある。
御素子保護回路は、制御素子と並列に接続された分流素
子を有し、この分流素子に流れる電流が所定レベル以上
になったら、制御素子内に流れる電流を低減することに
より、制御素子を保護するというものであったので、短
絡以前にも分流素子に電流を流す必要があった。本発明
は、上記事情を考慮してなされたもので、その目的とす
るところは、短絡以前に電流を流す必要がない制御素子
保護回路を提供することにある。
【００１１】
［概要］上記目的を達成するために、本発明に係る制御
素子保護回路（請求項１）は、電源に接続された負荷に
流れる電流を制御する絶縁ゲート型半導体素子を保護す
る制御素子保護回路であって、前記負荷に電流が流れる
ことにより生じる前記負荷の電圧降下を検出する電圧検
出手段と、記負荷に所定レベル以上の電流が流れた場合
に、前記電圧検出手段の出力に基づいて、前記絶縁ゲー
ト型半導体素子をオフ状態にする制御手段とを備えたこ
とを特徴とする。
素子保護回路（請求項１）は、電源に接続された負荷に
流れる電流を制御する絶縁ゲート型半導体素子を保護す
る制御素子保護回路であって、前記負荷に電流が流れる
ことにより生じる前記負荷の電圧降下を検出する電圧検
出手段と、記負荷に所定レベル以上の電流が流れた場合
に、前記電圧検出手段の出力に基づいて、前記絶縁ゲー
ト型半導体素子をオフ状態にする制御手段とを備えたこ
とを特徴とする。
【００１２】また、本発明に係る他の制御素子保護回路
（請求項２）は、電源に接続された負荷に流れる電流を
制御するエミッタ・スイッチト・サイリスタを保護する
制御素子保護回路であって、前記負荷に電流が流れるこ
とにより生じる前記負荷の電圧降下を検出する電圧検出
手段と、前記負荷に所定レベル以上の電流が流れた場合
に、前記電圧検出手段の出力に基づいて、前記エミッタ
・スイッチト・サイリスタをオフ状態にする制御手段と
を備えたことを特徴とする。
（請求項２）は、電源に接続された負荷に流れる電流を
制御するエミッタ・スイッチト・サイリスタを保護する
制御素子保護回路であって、前記負荷に電流が流れるこ
とにより生じる前記負荷の電圧降下を検出する電圧検出
手段と、前記負荷に所定レベル以上の電流が流れた場合
に、前記電圧検出手段の出力に基づいて、前記エミッタ
・スイッチト・サイリスタをオフ状態にする制御手段と
を備えたことを特徴とする。
【００１３】ここで、エミッタ・スイッチド・サイリス
タのゲートにはしきい値電圧よりも十分に低いゲート電
圧を印加して、エミッタ・スイッチド・サイリスタを完
全にオフ状態にすることが好ましい。これはエミッタ・
スイッチド・サイリスタはＩＧＢＴ等に比べて耐圧が非
常に低いからである。
タのゲートにはしきい値電圧よりも十分に低いゲート電
圧を印加して、エミッタ・スイッチド・サイリスタを完
全にオフ状態にすることが好ましい。これはエミッタ・
スイッチド・サイリスタはＩＧＢＴ等に比べて耐圧が非
常に低いからである。
【００１４】また、本発明に係る他の制御素子保護回路
（請求項３）は、上記制御素子保護回路（請求項１、請
求項２）において、前記電圧検出手段が、Ｐ型ＭＯＳＦ
ＥＴにより形成され、このＰ型ＭＯＳＦＥＴのソースお
よびゲートがそれぞれ前記負荷の一端および他端に接続
されていることを特徴とする。
（請求項３）は、上記制御素子保護回路（請求項１、請
求項２）において、前記電圧検出手段が、Ｐ型ＭＯＳＦ
ＥＴにより形成され、このＰ型ＭＯＳＦＥＴのソースお
よびゲートがそれぞれ前記負荷の一端および他端に接続
されていることを特徴とする。
【００１５】［作用］本発明によれば、制御素子に流れ
る電流を検出するために、負荷の電圧降下を利用してい
るので、短絡以前（負荷に所定レベル以上の電流が流れ
る前）に制御素子保護回路に電流を流す必要ない。
る電流を検出するために、負荷の電圧降下を利用してい
るので、短絡以前（負荷に所定レベル以上の電流が流れ
る前）に制御素子保護回路に電流を流す必要ない。
【００１６】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施形態）を説明する。図１には、本発明
の一実施態様に係る制御素子保護回路の等価回路が示さ
れている。
実施の形態（実施形態）を説明する。図１には、本発明
の一実施態様に係る制御素子保護回路の等価回路が示さ
れている。
【００１７】図中、１は負荷を示しており、この負荷１
の一端は主電源２に接続されているとともに、抵抗体３
（制御用抵抗）を介してＰ型ＭＯＳＦＥＴ４のゲートに
接続されている。また、負荷１の他端はＥＳＴ５（制御
素子）を介して接地されるとともに、抵抗体６を介して
Ｐ型ＭＯＳＦＥＴ４（電圧検出用素子）のソースに接続
されている。抵抗体６はＰ型ＭＯＳＦＥＴ４に過電流が
流れるのを防止するためのものである。
の一端は主電源２に接続されているとともに、抵抗体３
（制御用抵抗）を介してＰ型ＭＯＳＦＥＴ４のゲートに
接続されている。また、負荷１の他端はＥＳＴ５（制御
素子）を介して接地されるとともに、抵抗体６を介して
Ｐ型ＭＯＳＦＥＴ４（電圧検出用素子）のソースに接続
されている。抵抗体６はＰ型ＭＯＳＦＥＴ４に過電流が
流れるのを防止するためのものである。
【００１８】なお、ＥＳＴ５は等価回路で示している。
また、Ｐ型ＭＯＳＦＥＴ４のドレインは後述する電流検
出回路１６に接続されている。また、図中、７はＥＳＴ
５のゲートに制御信号を与えるための制御入力端子を示
しており、この制御入力端子７は抵抗体８を介してＥＳ
Ｔ５のゲートに接続されている。この抵抗体８の値は後
述する値に選んである。
また、Ｐ型ＭＯＳＦＥＴ４のドレインは後述する電流検
出回路１６に接続されている。また、図中、７はＥＳＴ
５のゲートに制御信号を与えるための制御入力端子を示
しており、この制御入力端子７は抵抗体８を介してＥＳ
Ｔ５のゲートに接続されている。この抵抗体８の値は後
述する値に選んである。
【００１９】また、制御入力端子７は抵抗体９、Ｎ型Ｍ
ＯＳＦＥＴ１０（検出素子制御用素子）を介して抵抗体
３とＰ型ＭＯＳＦＥＴ４のゲートとの間に接続されてい
る。抵抗体９はＮ型ＭＯＳＦＥＴ１０のゲートに接続さ
れ、Ｎ型ＭＯＳＦＥＴ１０のドレインは抵抗体３とＰ型
ＭＯＳＦＥＴ４のゲートとの間に接続され、Ｎ型ＭＯＳ
ＦＥＴ１０のソースは接地されている。
ＯＳＦＥＴ１０（検出素子制御用素子）を介して抵抗体
３とＰ型ＭＯＳＦＥＴ４のゲートとの間に接続されてい
る。抵抗体９はＮ型ＭＯＳＦＥＴ１０のゲートに接続さ
れ、Ｎ型ＭＯＳＦＥＴ１０のドレインは抵抗体３とＰ型
ＭＯＳＦＥＴ４のゲートとの間に接続され、Ｎ型ＭＯＳ
ＦＥＴ１０のソースは接地されている。
【００２０】ここで、Ｎ型ＭＯＳＦＥＴ１０はＥＳＴ５
よりも電流容量が小さく、しきい値電圧が高く、また、
抵抗体３の抵抗値は負荷１のそれよりも小さい。すなわ
ち、ＥＳＴ５はＮ型ＭＯＳＦＥＴ１０よりも速くオンす
るようになっている。
よりも電流容量が小さく、しきい値電圧が高く、また、
抵抗体３の抵抗値は負荷１のそれよりも小さい。すなわ
ち、ＥＳＴ５はＮ型ＭＯＳＦＥＴ１０よりも速くオンす
るようになっている。
【００２１】また、Ｎ型ＭＯＳＦＥＴ１０のゲート容量
とそのゲートに直列接続された抵抗体１とによる時定数
を、ＥＳＴ５のゲート容量とそのゲートに直列接続され
た抵抗体８とによる時定数よりも大きくなるように設定
している。
とそのゲートに直列接続された抵抗体１とによる時定数
を、ＥＳＴ５のゲート容量とそのゲートに直列接続され
た抵抗体８とによる時定数よりも大きくなるように設定
している。
【００２２】Ｐ型ＭＯＳＦＥＴ４のドレインは、二つの
Ｎ型ＭＯＳＦＥＴ１１，１２により構成された電流検出
回路１６に接続されている。具体的には、Ｐ型ＭＯＳＦ
ＥＴ４のドレインはＮ型ＭＯＳＦＥＴ１１のドレインに
接続されている。Ｎ型ＭＯＳＦＥＴ１１のドレインとゲ
ートは短絡され、これらはＮ型ＭＯＳＦＥＴ１２のゲー
トに接続されている。また、Ｎ型ＭＯＳＦＥＴ１２のド
レインは抵抗体８とＥＳＴ５との間に接続されている。
そして、Ｎ型ＭＯＳＦＥＴ１１，１２のソースは接地さ
れている。
Ｎ型ＭＯＳＦＥＴ１１，１２により構成された電流検出
回路１６に接続されている。具体的には、Ｐ型ＭＯＳＦ
ＥＴ４のドレインはＮ型ＭＯＳＦＥＴ１１のドレインに
接続されている。Ｎ型ＭＯＳＦＥＴ１１のドレインとゲ
ートは短絡され、これらはＮ型ＭＯＳＦＥＴ１２のゲー
トに接続されている。また、Ｎ型ＭＯＳＦＥＴ１２のド
レインは抵抗体８とＥＳＴ５との間に接続されている。
そして、Ｎ型ＭＯＳＦＥＴ１１，１２のソースは接地さ
れている。
【００２３】また、ＥＳＴ５にはＮ型ＭＯＳＦＥＴ１３
が設けられている。すなわち、Ｎ型ＭＯＳＦＥＴ１３の
ゲート、ソース、ドレインは、それぞれ、ＥＳＴ５のド
レイン、グランド、ＥＳＴ５のゲートに接続されてい
る。このＮ型ＭＯＳＦＥＴ１３は、ＥＳＴ５のドレイン
電流、ドレイン電圧の上昇による素子破損を防止するた
めのものである。
が設けられている。すなわち、Ｎ型ＭＯＳＦＥＴ１３の
ゲート、ソース、ドレインは、それぞれ、ＥＳＴ５のド
レイン、グランド、ＥＳＴ５のゲートに接続されてい
る。このＮ型ＭＯＳＦＥＴ１３は、ＥＳＴ５のドレイン
電流、ドレイン電圧の上昇による素子破損を防止するた
めのものである。
【００２４】また、ＥＳＴ５にはダイオード１４も設け
られている。このダイオード１４もＮ型ＭＯＳＦＥＴ１
３と同様にＥＳＴ５のドレイン電流、ドレイン電圧の上
昇による素子破損を防止するためのものである。
られている。このダイオード１４もＮ型ＭＯＳＦＥＴ１
３と同様にＥＳＴ５のドレイン電流、ドレイン電圧の上
昇による素子破損を防止するためのものである。
【００２５】なお、本実施態様では、Ｎ型ＭＯＳＦＥＴ
１３およびダイオード１４の両方を設けた構成になって
いるが、どちらか一方でも良い。次にこのように構成さ
れた制御素子保護回路（図１において１，２，５，１５
以外のもの）の動作について説明する。
１３およびダイオード１４の両方を設けた構成になって
いるが、どちらか一方でも良い。次にこのように構成さ
れた制御素子保護回路（図１において１，２，５，１５
以外のもの）の動作について説明する。
【００２６】制御入力端子７にオン信号が入力された状
態（ＥＳＴ５、Ｎ型ＭＯＳＦＥＴ１０がオン状態）で、
負荷１が短絡していない場合（等価回路的にはＮ型ＭＯ
ＳＦＥＴ１５がオフの場合）あるいはＥＳＴ５に高電圧
が印加されていない場合は、上述した時定数、抵抗値等
の大小関係により、負荷１の主電源２と反対側の端子と
ＥＳＴ５との接続ノードの電位Ｖ１が、抵抗体３の主電
源２と反対側の端子とＮ型ＭＯＳＦＥＴ１０との接続ノ
ードの電位Ｖ２より先に低くなり、電位Ｖ１は電位Ｖ２
より小さくなるので、Ｐ型ＭＯＳＦＥＴ４はオンしな
い。
態（ＥＳＴ５、Ｎ型ＭＯＳＦＥＴ１０がオン状態）で、
負荷１が短絡していない場合（等価回路的にはＮ型ＭＯ
ＳＦＥＴ１５がオフの場合）あるいはＥＳＴ５に高電圧
が印加されていない場合は、上述した時定数、抵抗値等
の大小関係により、負荷１の主電源２と反対側の端子と
ＥＳＴ５との接続ノードの電位Ｖ１が、抵抗体３の主電
源２と反対側の端子とＮ型ＭＯＳＦＥＴ１０との接続ノ
ードの電位Ｖ２より先に低くなり、電位Ｖ１は電位Ｖ２
より小さくなるので、Ｐ型ＭＯＳＦＥＴ４はオンしな
い。
【００２７】したがって、上記電流検出回路にＰ型ＭＯ
ＳＦＥＴ４のドレイン電流は流れないので、出力負荷電
流はＥＳＴ５のみで決定される。すなわち、短絡等がな
い場合には、制御素子保護回路に電流は流れない。
ＳＦＥＴ４のドレイン電流は流れないので、出力負荷電
流はＥＳＴ５のみで決定される。すなわち、短絡等がな
い場合には、制御素子保護回路に電流は流れない。
【００２８】負荷１が短絡した場合（等価回路的にはＮ
型ＭＯＳＦＥＴ１５がオンとなる場合）あるいはＥＳＴ
５に高電圧が印加した場合は、負荷１の主電源２と反対
側の端子とＥＳＴ５との接続ノードの電位Ｖ１は低下し
ないが、Ｎ型ＭＯＳＦＥＴ１０と抵抗体３の主電源２と
反対側の端子との接続ノードの電位Ｖ２が低下するの
で、電位Ｖ２は電位Ｖ１より小さくなり、Ｐ型ＭＯＳＦ
ＥＴ４はオンになる。なお、抵抗体３の値は電位Ｖ２と
電位Ｖ１との電位差によりＰ型ＭＯＳＦＥＴ４がオンす
るように選ばれている。
型ＭＯＳＦＥＴ１５がオンとなる場合）あるいはＥＳＴ
５に高電圧が印加した場合は、負荷１の主電源２と反対
側の端子とＥＳＴ５との接続ノードの電位Ｖ１は低下し
ないが、Ｎ型ＭＯＳＦＥＴ１０と抵抗体３の主電源２と
反対側の端子との接続ノードの電位Ｖ２が低下するの
で、電位Ｖ２は電位Ｖ１より小さくなり、Ｐ型ＭＯＳＦ
ＥＴ４はオンになる。なお、抵抗体３の値は電位Ｖ２と
電位Ｖ１との電位差によりＰ型ＭＯＳＦＥＴ４がオンす
るように選ばれている。
【００２９】Ｐ型ＭＯＳＦＥＴ４がオンになると、ドレ
イン電流が流れるようになる。電流検出回路１６はこの
ドレイン電流を検出し、電流検出回路１６の出力により
ＥＳＴ５は完全にオフ状態になる。
イン電流が流れるようになる。電流検出回路１６はこの
ドレイン電流を検出し、電流検出回路１６の出力により
ＥＳＴ５は完全にオフ状態になる。
【００３０】具体的には、Ｐ型ＭＯＳＦＥＴ４のドレイ
ン電流は、ゲートとドレインが短絡接続されたＮ型ＭＯ
ＳＦＥＴ１１のゲート（ドレイン）に流れ、Ｎ型ＭＯＳ
ＦＥＴ１２はオンになる。この結果、抵抗体８による電
圧降下により、ＥＳＴ５のゲート電圧は低下する。した
がって、このゲート電圧の低下によりＥＳＴ５が完全に
オフ状態となるように抵抗体８の値を選んでおけば、過
電流による素子破損を防止できる。
ン電流は、ゲートとドレインが短絡接続されたＮ型ＭＯ
ＳＦＥＴ１１のゲート（ドレイン）に流れ、Ｎ型ＭＯＳ
ＦＥＴ１２はオンになる。この結果、抵抗体８による電
圧降下により、ＥＳＴ５のゲート電圧は低下する。した
がって、このゲート電圧の低下によりＥＳＴ５が完全に
オフ状態となるように抵抗体８の値を選んでおけば、過
電流による素子破損を防止できる。
【００３１】また、ＥＳＴ５のゲートに過大電圧が印加
され、ＥＳＴ５のドレイン電流、ドレイン電圧が上昇す
ると、Ｎ型ＭＯＳＦＥＴ１３がオンし、ＥＳＴ５のゲー
ト電圧が低下する。したがって、ＥＳＴ５のゲートに過
大電圧が印加されることによる素子破損を防止できる。
され、ＥＳＴ５のドレイン電流、ドレイン電圧が上昇す
ると、Ｎ型ＭＯＳＦＥＴ１３がオンし、ＥＳＴ５のゲー
ト電圧が低下する。したがって、ＥＳＴ５のゲートに過
大電圧が印加されることによる素子破損を防止できる。
【００３２】図２に本実施態様の制御素子保護回路の動
作を示す波形図を示す。実測に際して、制御素子である
ＥＳＴ５以外は全てディスクリート素子を使用した。こ
こでは、図２（ａ）に示すように、制御入力端子７に入
力電圧ＶINを時刻ｔ１から時刻ｔ４の期間印加し、ま
た、図２（ｂ）に示すように、Ｎ型ＭＯＳＦＥＴ１５の
ゲートにしきい値以上のゲート電圧ＶGSを時刻ｔ２から
時刻ｔ３の期間印加して、短絡状態を形成した。
作を示す波形図を示す。実測に際して、制御素子である
ＥＳＴ５以外は全てディスクリート素子を使用した。こ
こでは、図２（ａ）に示すように、制御入力端子７に入
力電圧ＶINを時刻ｔ１から時刻ｔ４の期間印加し、ま
た、図２（ｂ）に示すように、Ｎ型ＭＯＳＦＥＴ１５の
ゲートにしきい値以上のゲート電圧ＶGSを時刻ｔ２から
時刻ｔ３の期間印加して、短絡状態を形成した。
【００３３】このときのＮ型ＭＯＳＦＥＴ１０のゲート
電圧ＶG1、ＥＳＴ５のゲート電圧ＶG2の波形をそれぞれ
図２（ｃ）、図２（ｄ）に示す。図２（ｄ）に示すよう
に、短絡が起こると、ＥＳＴ５のゲート電圧ＶG2の電圧
はただちにゼロレベルにまで低下し、ＥＳＴ５は完全に
オフ状態となり、確実に保護される。
電圧ＶG1、ＥＳＴ５のゲート電圧ＶG2の波形をそれぞれ
図２（ｃ）、図２（ｄ）に示す。図２（ｄ）に示すよう
に、短絡が起こると、ＥＳＴ５のゲート電圧ＶG2の電圧
はただちにゼロレベルにまで低下し、ＥＳＴ５は完全に
オフ状態となり、確実に保護される。
【００３４】なお、短絡が無い場合のＥＳＴ５のゲート
電圧ＶG2の波形は、時刻ｔ１から時刻ｔ２までの期間は
短絡がある場合と同じ実線で示した波形となり、時刻ｔ
２から時刻ｔ４までの期間は破線で示した波形となる。
これはＮ型ＭＯＳＦＥＴ１０のゲート容量と抵抗体９に
よる時定数、ＥＳＴ５のゲート容量と抵抗体８による時
定数により決定される。
電圧ＶG2の波形は、時刻ｔ１から時刻ｔ２までの期間は
短絡がある場合と同じ実線で示した波形となり、時刻ｔ
２から時刻ｔ４までの期間は破線で示した波形となる。
これはＮ型ＭＯＳＦＥＴ１０のゲート容量と抵抗体９に
よる時定数、ＥＳＴ５のゲート容量と抵抗体８による時
定数により決定される。
【００３５】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ＥＳＴを用
いた場合について説明したが、本発明はＩＧＢＴ等の他
の絶縁ゲート型半導体素子を用いた場合にも適用でき
る。特にＥＳＴ等の耐圧の低い素子の場合に顕著な効果
が得られる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
るものではない。例えば、上記実施例では、ＥＳＴを用
いた場合について説明したが、本発明はＩＧＢＴ等の他
の絶縁ゲート型半導体素子を用いた場合にも適用でき
る。特にＥＳＴ等の耐圧の低い素子の場合に顕著な効果
が得られる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００３６】
【発明の効果】以上詳説したように本発明によれば、制
御素子に流れる電流を検出するために、負荷の電圧降下
を利用しているので、短絡以前（負荷に所定レベル以上
の電流が流れる前）に制御素子保護回路に電流を流す必
要はない。
御素子に流れる電流を検出するために、負荷の電圧降下
を利用しているので、短絡以前（負荷に所定レベル以上
の電流が流れる前）に制御素子保護回路に電流を流す必
要はない。
【図１】本発明の一実施態様に係る制御素子保護回路を
示す等価回路
示す等価回路
【図２】図１の制御素子保護回路の動作を示すタイムチ
ャート
ャート
【図３】従来の制御素子保護回路を示す等価回路
１…負荷 ２…主電源 ３…抵抗体 ４…Ｐ型ＭＯＳＦＥＴ ５…ＥＳＴ ６…抵抗体 ７…制御入力端子 ８…抵抗体 ９…抵抗体 １０…Ｎ型ＭＯＳＦＥＴ １１…Ｎ型ＭＯＳＦＥＴ １２…Ｎ型ＭＯＳＦＥＴ １３…Ｎ型ＭＯＳＦＥＴ １４…ダイオード １５…短絡用Ｎ型ＭＯＳＦＥＴ １６…電流検出回路
Claims (3)
- 【請求項１】電源に接続された負荷に流れる電流を制御
する絶縁ゲート型半導体素子を保護する制御素子保護回
路であって、 前記負荷に電流が流れることにより生じる前記負荷の電
圧降下を検出する電圧検出手段と、前記負荷に所定レベ
ル以上の電流が流れた場合に、前記電圧検出手段の出力
に基づいて、前記絶縁ゲート型半導体素子をオフ状態に
する制御手段とを具備してなることを特徴とする制御素
子保護回路。 - 【請求項２】電源に接続された負荷に流れる電流を制御
するエミッタ・スイッチト・サイリスタを保護する制御
素子保護回路であって、 前記負荷に電流が流れることにより生じる前記負荷の電
圧降下を検出する電圧検出手段と、 前記負荷に所定レベル以上の電流が流れた場合に、前記
電圧検出手段の出力に基づいて、前記エミッタ・スイッ
チト・サイリスタをオフ状態にする制御手段とを具備し
てなることを特徴とする制御素子保護回路。 - 【請求項３】前記電圧検出手段は、Ｐ型ＭＯＳＦＥＴに
より形成され、このＰ型ＭＯＳＦＥＴのソースおよびゲ
ートがそれぞれ前記負荷の一端および他端に接続されて
いることを特徴とする請求項１に記載の制御素子保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235786A JPH0984249A (ja) | 1995-09-13 | 1995-09-13 | 制御素子保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235786A JPH0984249A (ja) | 1995-09-13 | 1995-09-13 | 制御素子保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0984249A true JPH0984249A (ja) | 1997-03-28 |
Family
ID=16991238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235786A Pending JPH0984249A (ja) | 1995-09-13 | 1995-09-13 | 制御素子保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0984249A (ja) |
-
1995
- 1995-09-13 JP JP7235786A patent/JPH0984249A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041116 |