JPH04322123A - 半導体デバイスの過負荷保護回路装置 - Google Patents
半導体デバイスの過負荷保護回路装置Info
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- JPH04322123A JPH04322123A JP33627791A JP33627791A JPH04322123A JP H04322123 A JPH04322123 A JP H04322123A JP 33627791 A JP33627791 A JP 33627791A JP 33627791 A JP33627791 A JP 33627791A JP H04322123 A JPH04322123 A JP H04322123A
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- 230000005669 field effect Effects 0.000 claims abstract description 6
- 238000011156 evaluation Methods 0.000 abstract description 3
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- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
Landscapes
- Electronic Switches (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果により制御可
能な半導体デバイスを過負荷から保護するための回路装
置に関する。
能な半導体デバイスを過負荷から保護するための回路装
置に関する。
【０００２】
【従来の技術】このような回路装置はたとえばヨーロッ
パ特許出願公開第 ０３６９０４８号および第０３８４
９３７号明細書に記載されている。この回路装置では半
導体デバイスやＭＯＳパワートランジスタにおけるドレ
イン‐ソース間電圧が評価される。この電圧が過負荷の
際に定められた値を超過すると、ゲート‐ソース間電圧
が減ぜられ、それによってドレイン電流が同じく小さく
なる。
パ特許出願公開第 ０３６９０４８号および第０３８４
９３７号明細書に記載されている。この回路装置では半
導体デバイスやＭＯＳパワートランジスタにおけるドレ
イン‐ソース間電圧が評価される。この電圧が過負荷の
際に定められた値を超過すると、ゲート‐ソース間電圧
が減ぜられ、それによってドレイン電流が同じく小さく
なる。
【０００３】この形式の回路装置は特に、半導体デバイ
ス、たとえば電力用ＭＯＳＦＥＴまたはＩＧＢＴに高い
ドレイン‐ソース間電圧またはドレイン‐エミッタ間電
圧がかかるときには欠点を有する。この場合、評価回路
が同じくこの高い電圧に耐えるものでなければならない
。
ス、たとえば電力用ＭＯＳＦＥＴまたはＩＧＢＴに高い
ドレイン‐ソース間電圧またはドレイン‐エミッタ間電
圧がかかるときには欠点を有する。この場合、評価回路
が同じくこの高い電圧に耐えるものでなければならない
。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の回路装置を、評価回路に比較的低い電
圧しかかからないように改良することである。
に記載した種類の回路装置を、評価回路に比較的低い電
圧しかかからないように改良することである。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
れば、ゲート端子とソース端子（エミッタ端子）との間
に接続されておりこれらの端子間の電圧が予め定められ
た値を超過するときに信号を発するセンサと、ゲート端
子とソース端子（エミッタ端子）との間に接続されてお
りセンサの信号により導通状態に制御されるスイッチと
を設けることにより解決される。
れば、ゲート端子とソース端子（エミッタ端子）との間
に接続されておりこれらの端子間の電圧が予め定められ
た値を超過するときに信号を発するセンサと、ゲート端
子とソース端子（エミッタ端子）との間に接続されてお
りセンサの信号により導通状態に制御されるスイッチと
を設けることにより解決される。
【０００６】
【発明の効果】本発明の主な利点は、１０ないし２０Ｖ
のゲート‐ソース間電圧（ゲート‐エミッタ間電圧）の
みが監視されればよいことにある。本発明はその際に、
ドレイン電流（エミッタ電流）が相互コンダクタンスｇ
ｆｓを介してゲート‐ソース間電圧と結び付けられてい
るという電界効果制御される半導体デバイスの特性を利
用している。
のゲート‐ソース間電圧（ゲート‐エミッタ間電圧）の
みが監視されればよいことにある。本発明はその際に、
ドレイン電流（エミッタ電流）が相互コンダクタンスｇ
ｆｓを介してゲート‐ソース間電圧と結び付けられてい
るという電界効果制御される半導体デバイスの特性を利
用している。
【０００７】
【実施例】本発明を図１ないし図６と結び付けていくつ
かの実施例により一層詳細に説明する。
かの実施例により一層詳細に説明する。
【０００８】図１による回路装置はＩＧＢＴ１を有して
おり、そのコレクタ側に負荷２が直列に接続されている
。この直列回路は端子３、１３、１４を介して供給電圧
ＶＣＣに接続されている。ＩＧＢＴ１のゲート端子Ｇと
エミッタ端子Ｅとの間にセンサ回路が接続されている。 これはコンデンサ９と直列に接続されているツェナーダ
イオード７を有している。ツェナーダイオード７および
コンデンサ９から成る直列回路に並列に抵抗６、ＭＯＳ
ＦＥＴ５およびダイオード８から成る直列回路が接続さ
れている。ツェナーダイオード７とコンデンサ９との間
の節点はＭＯＳＦＥＴ５のゲート端子と接続されている
。ＩＧＢＴ１のゲート端子Ｇと入力端子１３との間には
抵抗４が接続されている。
おり、そのコレクタ側に負荷２が直列に接続されている
。この直列回路は端子３、１３、１４を介して供給電圧
ＶＣＣに接続されている。ＩＧＢＴ１のゲート端子Ｇと
エミッタ端子Ｅとの間にセンサ回路が接続されている。 これはコンデンサ９と直列に接続されているツェナーダ
イオード７を有している。ツェナーダイオード７および
コンデンサ９から成る直列回路に並列に抵抗６、ＭＯＳ
ＦＥＴ５およびダイオード８から成る直列回路が接続さ
れている。ツェナーダイオード７とコンデンサ９との間
の節点はＭＯＳＦＥＴ５のゲート端子と接続されている
。ＩＧＢＴ１のゲート端子Ｇと入力端子１３との間には
抵抗４が接続されている。
【０００９】ＩＧＢＴ１は端子１３、１４への正の制御
電圧の印加により導通状態に制御される。次いで負荷電
流が負荷２およびＩＧＢＴ１を通って流れる。定常状態
では負荷電流は作動電圧ＶＣＣおよび制御電圧ＶＧＥに
より決定される。いま負荷電流がたとえば負荷２の部分
的な短絡により高まると、このことはＩＧＢＴ１のゲー
ト端子Ｇにおける制御電圧ＶＧＥを上昇させる。その際
にツェナーダイオード７のツェナー電圧が超過されると
、ツェナーダイオード７は導通状態になり、またコンデ
ンサ９が充電される。ＭＯＳＦＥＴ５のカットオフ電圧
の超過の際にＭＯＳＦＥＴ５は導通状態になり、またゲ
ート電流の一部分が抵抗６、ＭＯＳＦＥＴ５およびダイ
オード８を通って端子１４または接地点へ流れる。それ
によって制御電圧ＶＧＥはほぼツェナー電圧に制限され
る。この回路は、ＭＯＳＦＥＴ５を通って、等しいチッ
プ面積を有するツェナーダイオードと比較してはるかに
多くの電流が流れ得るという利点を有する。従ってＶＧ
Ｅの制限はツェナーダイオードの単独使用の際よりも有
効である。 ダイオード８は、ＩＧＢＴ１のスイッチオフ時に負の制
御電圧が印加されるときに、ＭＯＳＦＥＴ５の寄生的ダ
イオードを通る電流の流れを阻止する。
電圧の印加により導通状態に制御される。次いで負荷電
流が負荷２およびＩＧＢＴ１を通って流れる。定常状態
では負荷電流は作動電圧ＶＣＣおよび制御電圧ＶＧＥに
より決定される。いま負荷電流がたとえば負荷２の部分
的な短絡により高まると、このことはＩＧＢＴ１のゲー
ト端子Ｇにおける制御電圧ＶＧＥを上昇させる。その際
にツェナーダイオード７のツェナー電圧が超過されると
、ツェナーダイオード７は導通状態になり、またコンデ
ンサ９が充電される。ＭＯＳＦＥＴ５のカットオフ電圧
の超過の際にＭＯＳＦＥＴ５は導通状態になり、またゲ
ート電流の一部分が抵抗６、ＭＯＳＦＥＴ５およびダイ
オード８を通って端子１４または接地点へ流れる。それ
によって制御電圧ＶＧＥはほぼツェナー電圧に制限され
る。この回路は、ＭＯＳＦＥＴ５を通って、等しいチッ
プ面積を有するツェナーダイオードと比較してはるかに
多くの電流が流れ得るという利点を有する。従ってＶＧ
Ｅの制限はツェナーダイオードの単独使用の際よりも有
効である。 ダイオード８は、ＩＧＢＴ１のスイッチオフ時に負の制
御電圧が印加されるときに、ＭＯＳＦＥＴ５の寄生的ダ
イオードを通る電流の流れを阻止する。
【００１０】ＭＯＳＦＥＴ５の投入時にそのドレイン電
圧は低下する。そのドレイン端子が端子１２と接続され
ると、そこで電圧降下が過負荷信号として検出され得る
。
圧は低下する。そのドレイン端子が端子１２と接続され
ると、そこで電圧降下が過負荷信号として検出され得る
。
【００１１】図２による回路装置は主として、ＭＯＳＦ
ＥＴ５がバイポーラトランジスタ１０により置換されて
いる点で、図１による回路装置と相違している。バイポ
ーラトランジスタ１０のベース端子は抵抗１１を介して
ツェナーダイオード７と接続されている。ＩＧＢＴ１に
おける制御電圧が過負荷に起因して上昇すると、ツェナ
ー電圧の超過の際にツェナーダイオード７が導通状態に
なり、それによってバイポーラトランジスタ１０が導通
状態に制御される。それによって制御電圧はほぼツェナ
ーダイオードにより予め定められた値に制限され、また
ＩＧＢＴ１を通る電流の有効な制限が達成される。同様
に過負荷信号が、バイポーラトランジスタ１０のコレク
タと接続されている端子１２において検出され得る。ダ
イオード８は、ＩＧＢＴ１の遮断時に負の制御電圧が印
加されるときに、バイポーラトランジスタ１０のエミッ
タ‐ベース‐ｐｎ接合の阻止負荷を回避する。
ＥＴ５がバイポーラトランジスタ１０により置換されて
いる点で、図１による回路装置と相違している。バイポ
ーラトランジスタ１０のベース端子は抵抗１１を介して
ツェナーダイオード７と接続されている。ＩＧＢＴ１に
おける制御電圧が過負荷に起因して上昇すると、ツェナ
ー電圧の超過の際にツェナーダイオード７が導通状態に
なり、それによってバイポーラトランジスタ１０が導通
状態に制御される。それによって制御電圧はほぼツェナ
ーダイオードにより予め定められた値に制限され、また
ＩＧＢＴ１を通る電流の有効な制限が達成される。同様
に過負荷信号が、バイポーラトランジスタ１０のコレク
タと接続されている端子１２において検出され得る。ダ
イオード８は、ＩＧＢＴ１の遮断時に負の制御電圧が印
加されるときに、バイポーラトランジスタ１０のエミッ
タ‐ベース‐ｐｎ接合の阻止負荷を回避する。
【００１２】図３による回路装置はセンサとしてコンパ
レータ１５を含んでおり、その第１の入力端１６に制御
電圧ＶＧＥが抵抗１８を介して供給される。コンパレー
タ１５の第２の入力端１７には、参照電圧源１９から得
られる参照電圧ＶＲｅｆ が与えられている。コンパレ
ータ１５の出力は、図１中と同じくソース側にダイオー
ド８を、またドレイン側に抵抗６を直列に接続されてい
るＭＯＳＦＥＴ５を導通状態に制御する。
レータ１５を含んでおり、その第１の入力端１６に制御
電圧ＶＧＥが抵抗１８を介して供給される。コンパレー
タ１５の第２の入力端１７には、参照電圧源１９から得
られる参照電圧ＶＲｅｆ が与えられている。コンパレ
ータ１５の出力は、図１中と同じくソース側にダイオー
ド８を、またドレイン側に抵抗６を直列に接続されてい
るＭＯＳＦＥＴ５を導通状態に制御する。
【００１３】過負荷に起因して制御電圧ＶＧＥが参照電
圧を超過すると、コンパレータ１５の出力端に、ＭＯＳ
ＦＥＴ５を導通状態に制御する信号が現れる。それによ
ってＩＧＢＴ１における制御電圧が低下させられ、また
トランジスタ電流が減ぜられる。どれだけの大きさの制
御電圧が低下させられるかは、一方では抵抗４、１８、
他方では抵抗４、６の分圧比に関係する。ＭＯＳＦＥＴ
５のドレイン電圧の低下は同様に端子１２において過負
荷信号として検出され得る。
圧を超過すると、コンパレータ１５の出力端に、ＭＯＳ
ＦＥＴ５を導通状態に制御する信号が現れる。それによ
ってＩＧＢＴ１における制御電圧が低下させられ、また
トランジスタ電流が減ぜられる。どれだけの大きさの制
御電圧が低下させられるかは、一方では抵抗４、１８、
他方では抵抗４、６の分圧比に関係する。ＭＯＳＦＥＴ
５のドレイン電圧の低下は同様に端子１２において過負
荷信号として検出され得る。
【００１４】図４には、２つの特徴的な過負荷の場合を
認識し、また克服し得る回路装置が示されている。第１
の場合は前記の過負荷に相当し、また第２の場合は完全
に投入された負荷の短絡に相当する。これらの場合につ
いて先ず図５およびず６により説明する。その際に図５
には正常な場合（ＶＧＥ１ ）、過負荷の場合（ＶＧＥ
２ ）および投入されている負荷の短絡の際（ＶＧＥ３
）のＩＧＢＴ１における制御電圧の特徴的な上昇が示
されている。 時点ｔ＝０でＩＧＢＴ１に制御電圧が印加されると、こ
の制御電圧は先ずカットオフ電圧Ｖｔｈまで、電流が流
れることなしに（図６）上昇する。次いで制御電圧ＶＧ
Ｅ１ は時点ｔ２まで引き続き上昇する。時点ｔ１で、
時点ｔ２まで上昇する（図６）電流が流れ始める。時点
ｔ２から制御電圧は時点ｔ３までほぼ一定にとどまり、
その後に時点ｔ４まで入力キャパシタンスＣｉｓｓ の
充電に起因して引き続き上昇する。時点ｔ４以降はＩＧ
ＢＴ１のすべてのキャパシタンスは充電されており、ま
た制御電圧は正常な場合にはそれ以上に上昇しない。
認識し、また克服し得る回路装置が示されている。第１
の場合は前記の過負荷に相当し、また第２の場合は完全
に投入された負荷の短絡に相当する。これらの場合につ
いて先ず図５およびず６により説明する。その際に図５
には正常な場合（ＶＧＥ１ ）、過負荷の場合（ＶＧＥ
２ ）および投入されている負荷の短絡の際（ＶＧＥ３
）のＩＧＢＴ１における制御電圧の特徴的な上昇が示
されている。 時点ｔ＝０でＩＧＢＴ１に制御電圧が印加されると、こ
の制御電圧は先ずカットオフ電圧Ｖｔｈまで、電流が流
れることなしに（図６）上昇する。次いで制御電圧ＶＧ
Ｅ１ は時点ｔ２まで引き続き上昇する。時点ｔ１で、
時点ｔ２まで上昇する（図６）電流が流れ始める。時点
ｔ２から制御電圧は時点ｔ３までほぼ一定にとどまり、
その後に時点ｔ４まで入力キャパシタンスＣｉｓｓ の
充電に起因して引き続き上昇する。時点ｔ４以降はＩＧ
ＢＴ１のすべてのキャパシタンスは充電されており、ま
た制御電圧は正常な場合にはそれ以上に上昇しない。
【００１５】しかし、過負荷の際には制御電圧は時点ｔ
２で始まってさらに上昇し、また次いで負荷電流により
決定される値ＶＧＥ２ をとる。この過負荷の場合が検
出されるべきであれば、制御電圧は時点ｔ２から時点ｔ
３まで第１の参照電圧ＶＲｅｆ１と比較される。この参
照電圧が超過されると、制御電圧は図１ないし図３で説
明したように低下させられ、また過負荷が検出される。
２で始まってさらに上昇し、また次いで負荷電流により
決定される値ＶＧＥ２ をとる。この過負荷の場合が検
出されるべきであれば、制御電圧は時点ｔ２から時点ｔ
３まで第１の参照電圧ＶＲｅｆ１と比較される。この参
照電圧が超過されると、制御電圧は図１ないし図３で説
明したように低下させられ、また過負荷が検出される。
【００１６】時点ｔ３で完全に遮断されている負荷が短
絡されると、ＩＧＢＴ１を通る電流はｔ３以降で初めて
正常値を越えて上昇する。同じく制御電圧は図５中にＶ
ＧＥ３ で示されている値に達するまで上昇する。この
電圧は第２の参照電圧ＶＲｅｆ２よりも大きい。
絡されると、ＩＧＢＴ１を通る電流はｔ３以降で初めて
正常値を越えて上昇する。同じく制御電圧は図５中にＶ
ＧＥ３ で示されている値に達するまで上昇する。この
電圧は第２の参照電圧ＶＲｅｆ２よりも大きい。
【００１７】図６には相応の電流経過が示されている。
その際にｉＣ１は正常な場合にＩＧＢＴ１を通る電流を
、ｉＣ２は過負荷の場合の電流を、またｉＣ３は短絡の
場合の電流を示している。
、ｉＣ２は過負荷の場合の電流を、またｉＣ３は短絡の
場合の電流を示している。
【００１８】図４による回路装置は主として、相い異な
る２つの参照電圧が設定され得る点で図３による回路装
置と相違している。制御電圧に比例する電圧はコンパレ
ータ１５の第１の入力端１６に、ＩＧＢＴ１のゲート端
子Ｇと端子１４または接地点との間に接続されている分
圧器２０、２１を介して供給される。コンパレータ１５
の第２の入力端１７は２つの分圧器の節点と接続されて
いる。第１の分圧器は抵抗２３および抵抗２２から成っ
ている。第２の分圧器は抵抗２３と、抵抗２４、ｐチャ
ネルＭＯＳＦＥＴ２５およびダイオード２６から成る直
列回路とから成っている。両分圧器は供給電圧ＶＢ に
接続されている。ＭＯＳＦＥＴ２５のゲート端子は遅延
回路２７の出力端２８と接続されている。この遅延回路
は、抵抗３０およびコンデンサ３１から成る分圧器のタ
ップと接続されている入力端２９を有する。この分圧器
は端子１３と端子１４との間に接続されている。
る２つの参照電圧が設定され得る点で図３による回路装
置と相違している。制御電圧に比例する電圧はコンパレ
ータ１５の第１の入力端１６に、ＩＧＢＴ１のゲート端
子Ｇと端子１４または接地点との間に接続されている分
圧器２０、２１を介して供給される。コンパレータ１５
の第２の入力端１７は２つの分圧器の節点と接続されて
いる。第１の分圧器は抵抗２３および抵抗２２から成っ
ている。第２の分圧器は抵抗２３と、抵抗２４、ｐチャ
ネルＭＯＳＦＥＴ２５およびダイオード２６から成る直
列回路とから成っている。両分圧器は供給電圧ＶＢ に
接続されている。ＭＯＳＦＥＴ２５のゲート端子は遅延
回路２７の出力端２８と接続されている。この遅延回路
は、抵抗３０およびコンデンサ３１から成る分圧器のタ
ップと接続されている入力端２９を有する。この分圧器
は端子１３と端子１４との間に接続されている。
【００１９】ＩＧＢＴ１は端子１３における電圧を介し
て投入される。ＩＧＢＴ１に対する制御信号は遅延回路
２７の入力端２９にも達する。その出力端２８には遅延
時間中になおＭＯＳＦＥＴ２５を導通状態に保つ電圧が
かかっている。それによってコンパレータ１５の第２の
入力端１７に、抵抗２３、２４、ＭＯＳＦＥＴ２５およ
びダイオード２６の分圧比により決定される参照電圧が
与えられている。この参照電圧は図５中にＶＲｅｆ１で
示されている。制御電圧が過負荷に起因して時点ｔ２と
ｔ３との間に上昇すると、コンパレータ１５を介してＭ
ＯＳＦＥＴ５が投入され、また制御電圧が図３との関連
で説明したように低下させられる。
て投入される。ＩＧＢＴ１に対する制御信号は遅延回路
２７の入力端２９にも達する。その出力端２８には遅延
時間中になおＭＯＳＦＥＴ２５を導通状態に保つ電圧が
かかっている。それによってコンパレータ１５の第２の
入力端１７に、抵抗２３、２４、ＭＯＳＦＥＴ２５およ
びダイオード２６の分圧比により決定される参照電圧が
与えられている。この参照電圧は図５中にＶＲｅｆ１で
示されている。制御電圧が過負荷に起因して時点ｔ２と
ｔ３との間に上昇すると、コンパレータ１５を介してＭ
ＯＳＦＥＴ５が投入され、また制御電圧が図３との関連
で説明したように低下させられる。
【００２０】ＩＧＢＴ１を通る電流が投入中に先ず正常
であり、また時点ｔ４で負荷２の短絡が生ずると、制御
電圧が参照電圧ＶＲｅｆ２よりも大きくなる。この参照
電圧は抵抗２３および２２の分圧比により決定される。 この分圧器は、ＭＯＳＦＥＴ２５が阻止されることによ
り投入される。これは遅延回路２７の作用により時点ｔ
３で行われる。従って遅延回路２７の遅延時間は少なく
ともｔ３と等しいか、またはたかだかｔ４と等しくなけ
ればならない。
であり、また時点ｔ４で負荷２の短絡が生ずると、制御
電圧が参照電圧ＶＲｅｆ２よりも大きくなる。この参照
電圧は抵抗２３および２２の分圧比により決定される。 この分圧器は、ＭＯＳＦＥＴ２５が阻止されることによ
り投入される。これは遅延回路２７の作用により時点ｔ
３で行われる。従って遅延回路２７の遅延時間は少なく
ともｔ３と等しいか、またはたかだかｔ４と等しくなけ
ればならない。
【００２１】本発明をＩＧＢＴにより説明した。しかし
電力用半導体デバイスとしてＩＧＢＴの代わりに電力用
ＭＯＳＦＥＴも使用され得る。その場合、制御電圧はゲ
ートとソースとの間の電圧ＶＧＳである。
電力用半導体デバイスとしてＩＧＢＴの代わりに電力用
ＭＯＳＦＥＴも使用され得る。その場合、制御電圧はゲ
ートとソースとの間の電圧ＶＧＳである。
【図１】本発明の一実施例を示す回路装置の接続図。
【図２】本発明の別の実施例を示す回路装置の接続図。
【図３】本発明の別の実施例を示す回路装置の接続図。
【図４】本発明の別の実施例を示す回路装置の接続図。
【図５】正常な場合および２つの特徴的な過負荷の場合
の電界効果制御される半導体デバイスのゲートにおける
電圧の時間的経過図。
の電界効果制御される半導体デバイスのゲートにおける
電圧の時間的経過図。
【図６】上記の場合のコレクタ電流の時間的経過図。
１ 半導体デバイス（ＩＧＢＴ）２ 負荷
５ 半導体スイッチ（ＭＯＳＦＥＴ）７
ツェナーダイオード １０ 半導体スイッチ １５ コンパレータ ２７ 遅延回路
ツェナーダイオード １０ 半導体スイッチ １５ コンパレータ ２７ 遅延回路
Claims (6)
- 【請求項１】 電界効果により制御可能な半導体デバ
イスを過負荷から保護するための回路装置において、半
導体デバイス（１）のゲート端子（Ｇ）とソース端子（
エミッタ端子（Ｅ））との間に接続されておりこれらの
端子間の電圧が予め定められた値を超過するときに信号
を発するセンサと、ゲート端子とソース端子（エミッタ
端子）との間に接続されておりセンサの信号により導通
状態に制御されるスイッチ（５、１０）とを設けること
を特徴とする半導体デバイスの過負荷保護回路装置。 - 【請求項２】 センサがツェナーダイオード（７）を
有しており、その第１の端子が半導体デバイス（１）の
ゲート端子（Ｇ）と接続されており、スイッチが制御入
力端を有する半導体スイッチ（５、１０）であり、また
ツェナーダイオードの他方の端子が制御入力端と接続さ
れていることを特徴とする請求項１記載の回路装置。 - 【請求項３】 センサがコンパレータ（１５）を有し
ており、その第１の入力端（１６）にゲート端子とソー
ス端子（エミッタ端子）との間の電圧が、またその第２
の入力端（１７）に参照電圧（ＶＲｅｆ ）が供給され
、スイッチが制御入力端を有する半導体スイッチ（５、
１０）であり、また制御入力端がコンパレータ（１５）
の出力端と接続されていることを特徴とする請求項１記
載の回路装置。 - 【請求項４】 コンパレータ（１５）の第２の入力端
に第１の参照電圧（ＶＲｅｆ１）が、また予め定められ
た時間の後に第２のより大きい参照電圧（ＶＲｅｆ２）
が与えられていることを特徴とする請求項３記載の回路
装置。 - 【請求項５】 ａ）予め定められた電圧（ＶＢ ）に
接続されている２つの互いに異なる分圧器（２３、２４
；２３、２２）が設けられており、 ｂ）分圧器のタップがコンパレータ（１５）の第２の入
力端（１７）と接続されており、 ｃ）分圧器の１つに別の半導体スイッチ（２５）が直列
に接続されており、 ｄ）この別の半導体スイッチ（２５）の制御入力端が遅
延回路（２７）の出力端と接続されており、ｅ）遅延回
路（２７）の入力端（２９）が入力端子（１３）と接続
されており、 ｆ）この入力端子（１３）が電界効果により制御可能な
半導体デバイス（１）のゲート端子（Ｇ）と接続されて
いることを特徴とする請求項４記載の回路装置。 - 【請求項６】 ゲート端子（Ｇ）と入力端子（１３）
との間に抵抗（４）が接続されていることを特徴とする
請求項５記載の回路装置。
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| DE4038086 | 1990-11-29 | ||
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