JPH0767073B2 - 絶縁ゲート素子の駆動回路 - Google Patents
絶縁ゲート素子の駆動回路Info
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- JPH0767073B2 JPH0767073B2 JP4253342A JP25334292A JPH0767073B2 JP H0767073 B2 JPH0767073 B2 JP H0767073B2 JP 4253342 A JP4253342 A JP 4253342A JP 25334292 A JP25334292 A JP 25334292A JP H0767073 B2 JPH0767073 B2 JP H0767073B2
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- Japan
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- insulated gate
- main
- gate element
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Description
【０００１】
【産業上の利用分野】本発明はモータ制御用インバータ
装置などの電力変換装置における主回路のスイッチング
用に用いられる絶縁ゲート素子（即ちゲート印加電圧の
有無でオン，オフ駆動されるパワーＭＯＳＦＥＴなどの
素子をいう、なおこの種の絶縁ゲート素子としてはＩＧ
ＢＴが代表的なものであり、従って以下ではＩＧＢＴと
も呼ぶ）のゲート駆動回路であって、主回路短絡時にお
ける短絡電流（素子電流）の制限機能を高いノイズマー
ジンで持つ駆動回路に関する。
装置などの電力変換装置における主回路のスイッチング
用に用いられる絶縁ゲート素子（即ちゲート印加電圧の
有無でオン，オフ駆動されるパワーＭＯＳＦＥＴなどの
素子をいう、なおこの種の絶縁ゲート素子としてはＩＧ
ＢＴが代表的なものであり、従って以下ではＩＧＢＴと
も呼ぶ）のゲート駆動回路であって、主回路短絡時にお
ける短絡電流（素子電流）の制限機能を高いノイズマー
ジンで持つ駆動回路に関する。
【０００２】
【従来の技術】なお以下各図において同一の符号は同一
もしくは相当部分を示す。また論理もしくはレベルHigh
Low は単に“Ｈ”，“Ｌ”と記すものとする。図５はＩ
ＧＢＴのゲート電圧しゃ断機能を持つ従来のこの種の駆
動回路を示す。同図において１は主回路に挿入されたＩ
ＧＢＴ、44はこのＩＧＢＴ１のゲートを駆動してＩＧＢ
Ｔ１を繰返し断続させる駆動回路、42はこのＩＧＢＴの
主回路電流ｉ０を検出する電流トランスである。43は比
較回路で、前記電流トランス42を介して検出された主回
路電流ｉ０が所定値を越えたとき駆動回路44を介してＩ
ＧＢＴ1 をオフさせる役割を持つ。このように従来技術
では、主回路短絡電流ｉ０が流れた時にＩＧＢＴ１を駆
動するゲート電圧をいかに高速にオフするかで主回路短
絡保護を行っていた。
もしくは相当部分を示す。また論理もしくはレベルHigh
Low は単に“Ｈ”，“Ｌ”と記すものとする。図５はＩ
ＧＢＴのゲート電圧しゃ断機能を持つ従来のこの種の駆
動回路を示す。同図において１は主回路に挿入されたＩ
ＧＢＴ、44はこのＩＧＢＴ１のゲートを駆動してＩＧＢ
Ｔ１を繰返し断続させる駆動回路、42はこのＩＧＢＴの
主回路電流ｉ０を検出する電流トランスである。43は比
較回路で、前記電流トランス42を介して検出された主回
路電流ｉ０が所定値を越えたとき駆動回路44を介してＩ
ＧＢＴ1 をオフさせる役割を持つ。このように従来技術
では、主回路短絡電流ｉ０が流れた時にＩＧＢＴ１を駆
動するゲート電圧をいかに高速にオフするかで主回路短
絡保護を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら前述のよ
うな主回路短絡保護方式では比較器43, 駆動回路44を高
速化せねばならないが、反面このような回路はノイズに
よって誤動作しやすいという問題点がある。そこでこの
発明の課題は負荷短絡時にＩＧＢＴに流れる過大電流
を、絶縁ゲート素子のゲート電圧を下げることによって
抑制し、これによりＩＧＢＴが破壊に至るまでの時間を
長くする機能を備えたＩＧＢＴの駆動回路を提供し、ノ
イズに強くかつそれほど高速でなくとも良い、周辺制御
回路を利用できるようにすることにある。
うな主回路短絡保護方式では比較器43, 駆動回路44を高
速化せねばならないが、反面このような回路はノイズに
よって誤動作しやすいという問題点がある。そこでこの
発明の課題は負荷短絡時にＩＧＢＴに流れる過大電流
を、絶縁ゲート素子のゲート電圧を下げることによって
抑制し、これによりＩＧＢＴが破壊に至るまでの時間を
長くする機能を備えたＩＧＢＴの駆動回路を提供し、ノ
イズに強くかつそれほど高速でなくとも良い、周辺制御
回路を利用できるようにすることにある。
【０００４】従って例えば前記の負荷短絡時には、この
ノイズに強い周辺制御回路でＩＧＢＴのゲート電圧をオ
フすればよいようにするものである。
ノイズに強い周辺制御回路でＩＧＢＴのゲート電圧をオ
フすればよいようにするものである。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに本発明の講じた手段は、制御用端子と第１および第
２の主端子とを備え、前記制御用端子と第１の主端子と
の間に駆動電圧を加えると、前記第１および第２の主端
子間が導通となり、前記駆動電圧を断つと前記主端子間
が阻止状態となる絶縁ゲート素子の駆動回路において、
主端子の一端が前記絶縁ゲート素子の第２の主端子に、
駆動用端子が前記絶縁ゲート素子の駆動用端子にそれぞ
れ接続される補助絶縁ゲート素子と、該補助絶縁ゲート
素子の主端子の他端と直列に接続される電流検出抵抗と
からなり、該電流検出抵抗の出力端子は補助トランジス
タの駆動用端子に接続され、前記制御用端子と第１の主
端子との間に前記駆動電圧を阻止する極性に設けられ、
かつ前記駆動電圧よりも低い降伏電圧を有する定電圧ダ
イオードと前記駆動電圧を順方向とする前記補助トラン
ジスタとの直列回路が前記制御用端子と第１の主端子と
の間に接続され、前記主端子間の主電流が所定値を越え
たとき前記補助トランジスタがオンし、前記絶縁ゲート
素子の制御用端子の電位を前記補助トランジスタのオン
電圧と前記定電圧ダイオードの降伏電圧との和とするよ
うに構成する。
めに本発明の講じた手段は、制御用端子と第１および第
２の主端子とを備え、前記制御用端子と第１の主端子と
の間に駆動電圧を加えると、前記第１および第２の主端
子間が導通となり、前記駆動電圧を断つと前記主端子間
が阻止状態となる絶縁ゲート素子の駆動回路において、
主端子の一端が前記絶縁ゲート素子の第２の主端子に、
駆動用端子が前記絶縁ゲート素子の駆動用端子にそれぞ
れ接続される補助絶縁ゲート素子と、該補助絶縁ゲート
素子の主端子の他端と直列に接続される電流検出抵抗と
からなり、該電流検出抵抗の出力端子は補助トランジス
タの駆動用端子に接続され、前記制御用端子と第１の主
端子との間に前記駆動電圧を阻止する極性に設けられ、
かつ前記駆動電圧よりも低い降伏電圧を有する定電圧ダ
イオードと前記駆動電圧を順方向とする前記補助トラン
ジスタとの直列回路が前記制御用端子と第１の主端子と
の間に接続され、前記主端子間の主電流が所定値を越え
たとき前記補助トランジスタがオンし、前記絶縁ゲート
素子の制御用端子の電位を前記補助トランジスタのオン
電圧と前記定電圧ダイオードの降伏電圧との和とするよ
うに構成する。
【０００６】
【作用】主回路短絡時に、絶縁ゲート素子の主端子間に
流れる過電流を、絶縁ゲート素子に対応する電流を得る
ための補助絶縁ゲート素子とこの補助絶縁ゲート素子に
直列に接続された電流検出抵抗とからなる電流検出手段
により検出し、この検出出力により補助トランジスタを
オンし、このとき絶縁ゲート素子の駆動電圧はツエナダ
イオードのツエナ電圧にクランプされるのである。この
ため絶縁ゲート素子の主回路電流が制限されＩＧＢＴの
破壊に至るまでの時間が長くなり、さほど高速でない、
つまりノイズに強いゲート電圧しゃ断回路を用いても主
回路短絡を保護することができる。
流れる過電流を、絶縁ゲート素子に対応する電流を得る
ための補助絶縁ゲート素子とこの補助絶縁ゲート素子に
直列に接続された電流検出抵抗とからなる電流検出手段
により検出し、この検出出力により補助トランジスタを
オンし、このとき絶縁ゲート素子の駆動電圧はツエナダ
イオードのツエナ電圧にクランプされるのである。この
ため絶縁ゲート素子の主回路電流が制限されＩＧＢＴの
破壊に至るまでの時間が長くなり、さほど高速でない、
つまりノイズに強いゲート電圧しゃ断回路を用いても主
回路短絡を保護することができる。
【０００７】
【実施例】図１ないし図４はそれぞれ異なる実施例とし
ての要部構成を示す回路図である。図１において、10は
ＩＧＢＴ1 のゲートＧを駆動するための例えば15Ｖの直
流電源（以下ゲート駆動電源という）、８，９はこのゲ
ート駆動電源10の電圧を断続するための補助トランジス
タ、ｅＤはＩＧＢＴ１に対する駆動信号電圧である。
ての要部構成を示す回路図である。図１において、10は
ＩＧＢＴ1 のゲートＧを駆動するための例えば15Ｖの直
流電源（以下ゲート駆動電源という）、８，９はこのゲ
ート駆動電源10の電圧を断続するための補助トランジス
タ、ｅＤはＩＧＢＴ１に対する駆動信号電圧である。
【０００８】正常時、駆動信号電圧ｅＤが“Ｈ”のとき
は補助トランジスタ８，９はそれぞれオフ，オンの状態
となり、ゲート駆動電源10の電圧が補助トランジスタ
９，抵抗７を介してＩＧＢＴ1 のゲートＧ・エミッタＥ
間に印加され、ＩＧＢＴ１はオン状態となり、そのコレ
クタＣ・エミッタＥ間には図外の主回路電源と主回路負
荷とを介してコレクタ電流としての主回路電流ｉ0 が流
れる。
は補助トランジスタ８，９はそれぞれオフ，オンの状態
となり、ゲート駆動電源10の電圧が補助トランジスタ
９，抵抗７を介してＩＧＢＴ1 のゲートＧ・エミッタＥ
間に印加され、ＩＧＢＴ１はオン状態となり、そのコレ
クタＣ・エミッタＥ間には図外の主回路電源と主回路負
荷とを介してコレクタ電流としての主回路電流ｉ0 が流
れる。
【０００９】また逆に駆動信号電圧ｅＤが“Ｌ”のとき
は補助トランジスタ８，９はそれぞれオン，オフの状態
となり、ゲート駆動電源10はＩＧＢＴ１のゲート回路か
ら切離されると同時に、ＩＧＢＴ１のゲートＧ・エミッ
タＥ間は抵抗７，補助トランジスタ８を介して短絡さ
れ、ＩＧＢＴ１はオフ状態となる。このようにして駆動
信号電圧ｅＤによりＩＧＢＴ１は繰返し断続され主回路
負荷に必要な電流ｉ０が流れるようにする。
は補助トランジスタ８，９はそれぞれオン，オフの状態
となり、ゲート駆動電源10はＩＧＢＴ１のゲート回路か
ら切離されると同時に、ＩＧＢＴ１のゲートＧ・エミッ
タＥ間は抵抗７，補助トランジスタ８を介して短絡さ
れ、ＩＧＢＴ１はオフ状態となる。このようにして駆動
信号電圧ｅＤによりＩＧＢＴ１は繰返し断続され主回路
負荷に必要な電流ｉ０が流れるようにする。
【００１０】ところでＩＧＢＴ１のコレクタＣ・エミッ
タＥ間に挿入された分圧抵抗２と３およびＩＧＢＴ1 の
ゲートＧ・エミッタＥ間に挿入されたツエナダイオード
６と補助トランジスタ５は主回路短絡保護のために本発
明において新たに付加されたものである。即ち主回路電
流ｉ０が正常値であるときは、ＩＧＢＴ1 のコレクタ・
エミッタ間電圧ｅcEは小さく、この電圧ｅcEを分圧抵抗
２，３を介して分圧した該抵抗３間の電圧、従って補助
トランジスタ５のベースＢ，エミッタＥ間の電圧ｅBEも
充分小さく補助トランジスタ５はオフのままである。こ
れによりツエナダイオード６も不導通のままで、ＩＧＢ
Ｔ１のゲートＧ・エミッタＥ間電圧（以下ゲート電圧と
略す）ｅｇはこのツエナダイオード６等によって何等の
影響も受けず、ＩＧＢＴ１はほぼゲート駆動電源10の電
圧（この例では15Ｖ）に等しい充分大きいゲート電圧ｅ
ｇによって駆動され、そのコレクタ・エミッタ電圧ｅcE
も充分小さい値になり得る。
タＥ間に挿入された分圧抵抗２と３およびＩＧＢＴ1 の
ゲートＧ・エミッタＥ間に挿入されたツエナダイオード
６と補助トランジスタ５は主回路短絡保護のために本発
明において新たに付加されたものである。即ち主回路電
流ｉ０が正常値であるときは、ＩＧＢＴ1 のコレクタ・
エミッタ間電圧ｅcEは小さく、この電圧ｅcEを分圧抵抗
２，３を介して分圧した該抵抗３間の電圧、従って補助
トランジスタ５のベースＢ，エミッタＥ間の電圧ｅBEも
充分小さく補助トランジスタ５はオフのままである。こ
れによりツエナダイオード６も不導通のままで、ＩＧＢ
Ｔ１のゲートＧ・エミッタＥ間電圧（以下ゲート電圧と
略す）ｅｇはこのツエナダイオード６等によって何等の
影響も受けず、ＩＧＢＴ１はほぼゲート駆動電源10の電
圧（この例では15Ｖ）に等しい充分大きいゲート電圧ｅ
ｇによって駆動され、そのコレクタ・エミッタ電圧ｅcE
も充分小さい値になり得る。
【００１１】しかし主回路短絡により主回路電流ｉ０が
過大となったときは、ＩＧＢＴ１のコレクタ・エミッタ
電圧ｅcEも大になり、従って補助トランジスタ５のベー
ス・エミッタ電圧ｅBEも大になってこのトランジスタ５
がオン状態に切換わる。これによりＩＧＢＴ１のゲート
電圧ｅｇはツエナダイオード６のツエナ電圧（この例で
は約７Ｖ）に制限される。これにより主回路の過大電流
ｉ０はＩＧＢＴ1 のゲート電圧ｅｇの低下に比例して低
減され、ＩＧＢＴ1 の破壊に至るまでの時間を長くする
ことができる。従って図５のような構成の、さほど高速
でないゲート電圧オフ回路を用いても、充分、主回路短
絡保護を行うことができる。
過大となったときは、ＩＧＢＴ１のコレクタ・エミッタ
電圧ｅcEも大になり、従って補助トランジスタ５のベー
ス・エミッタ電圧ｅBEも大になってこのトランジスタ５
がオン状態に切換わる。これによりＩＧＢＴ１のゲート
電圧ｅｇはツエナダイオード６のツエナ電圧（この例で
は約７Ｖ）に制限される。これにより主回路の過大電流
ｉ０はＩＧＢＴ1 のゲート電圧ｅｇの低下に比例して低
減され、ＩＧＢＴ1 の破壊に至るまでの時間を長くする
ことができる。従って図５のような構成の、さほど高速
でないゲート電圧オフ回路を用いても、充分、主回路短
絡保護を行うことができる。
【００１２】次に図２，図３は図１の回路にさらに、Ｉ
ＧＢＴ１のオフ時のいわゆるｄｖ／ｄｔによる誤ったタ
ーンオン（但しこのｖはこの例ではコレクタ・エミッタ
電圧ｅcEに相当する）を防止するために、このＩＧＢＴ
１のオフ時（つまり補助トランジスタ８がオン，同９が
オフの時）にＩＧＢＴ１のゲートＧとエミッタＥ間に逆
バイアス電圧（この例では３〜４Ｖ）が加わるように、
逆バイアス電源11を挿入した回路である。
ＧＢＴ１のオフ時のいわゆるｄｖ／ｄｔによる誤ったタ
ーンオン（但しこのｖはこの例ではコレクタ・エミッタ
電圧ｅcEに相当する）を防止するために、このＩＧＢＴ
１のオフ時（つまり補助トランジスタ８がオン，同９が
オフの時）にＩＧＢＴ１のゲートＧとエミッタＥ間に逆
バイアス電圧（この例では３〜４Ｖ）が加わるように、
逆バイアス電源11を挿入した回路である。
【００１３】但し図２のダイオード４は補助トランジス
タ５，ツエナダイオード６を介しての逆バイアス電源11
からの回り込み防止用のダイオードである。次に、図４
はＩＧＢＴ１に流れる過電流を図１ないし図３に示した
ような電圧検出手段とは異なる手段で検出する実施例で
あり、ＩＧＢＴ１に流れる電流に対応した電流を補助Ｉ
ＧＢＴで得て、この補助ＩＧＢＴに流れる電流を電流検
出抵抗を介して取り出すようにした電流検出手段を用い
てＩＧＢＴ１を保護しようとするものである。21は小電
流容量の補助用絶縁ゲート素子としての補助ＩＧＢＴ、
31は電流検出抵抗である。そしてこの補助ＩＧＢＴ21と
電流検出抵抗31との直列回路は、その抵抗31側の他方が
ＩＧＢＴ１のエミッタＥに接続される形でＩＧＢＴ１と
並列に接続され、かつＩＧＢＴ１および21の各ゲートＧ
は互いに結合されて一括駆動されるようになっている。
タ５，ツエナダイオード６を介しての逆バイアス電源11
からの回り込み防止用のダイオードである。次に、図４
はＩＧＢＴ１に流れる過電流を図１ないし図３に示した
ような電圧検出手段とは異なる手段で検出する実施例で
あり、ＩＧＢＴ１に流れる電流に対応した電流を補助Ｉ
ＧＢＴで得て、この補助ＩＧＢＴに流れる電流を電流検
出抵抗を介して取り出すようにした電流検出手段を用い
てＩＧＢＴ１を保護しようとするものである。21は小電
流容量の補助用絶縁ゲート素子としての補助ＩＧＢＴ、
31は電流検出抵抗である。そしてこの補助ＩＧＢＴ21と
電流検出抵抗31との直列回路は、その抵抗31側の他方が
ＩＧＢＴ１のエミッタＥに接続される形でＩＧＢＴ１と
並列に接続され、かつＩＧＢＴ１および21の各ゲートＧ
は互いに結合されて一括駆動されるようになっている。
【００１４】また図４ではツエナダイオード６は補助ト
ランジスタ５のエミッタＥ側に挿入されている。この回
路ではＩＧＢＴ１のオン時には補助ＩＧＢＴ21もオン状
態にあり、主回路電流ｉ01が流れるとＩＧＢＴ１の電流
ｉ０に対応する電流が補助ＩＧＢＴを介して電流検出抵
抗31に流れ、この抵抗31の両端には主回路電流ｉ01に対
応した電圧が現れることになる。
ランジスタ５のエミッタＥ側に挿入されている。この回
路ではＩＧＢＴ１のオン時には補助ＩＧＢＴ21もオン状
態にあり、主回路電流ｉ01が流れるとＩＧＢＴ１の電流
ｉ０に対応する電流が補助ＩＧＢＴを介して電流検出抵
抗31に流れ、この抵抗31の両端には主回路電流ｉ01に対
応した電圧が現れることになる。
【００１５】そして主回路電流ｉ01が増加し、電流検出
抵抗31の両端の電圧が、ツエナダイオード６のツエナ電
圧と補助トランジスタ５のベースＢ・エミッタＥ間電圧
ｅBEとの和よりも高くなった時、補助トランジスタ５は
オン状態となり、ＩＧＢＴ１のゲート電圧ｅｇは、ほぼ
ツエナダイオード６のツエナ電圧まで降下する。この作
用によってＩＧＢＴ１の主端子間に流れる電流ｉ０を抑
え、ＩＧＢＴ１の電力破壊を防止することができる。
抵抗31の両端の電圧が、ツエナダイオード６のツエナ電
圧と補助トランジスタ５のベースＢ・エミッタＥ間電圧
ｅBEとの和よりも高くなった時、補助トランジスタ５は
オン状態となり、ＩＧＢＴ１のゲート電圧ｅｇは、ほぼ
ツエナダイオード６のツエナ電圧まで降下する。この作
用によってＩＧＢＴ１の主端子間に流れる電流ｉ０を抑
え、ＩＧＢＴ１の電力破壊を防止することができる。
【００１６】この図４の回路では電流検出抵抗31によっ
て生ずるジュール熱は図１ないし図３の分圧抵抗２のそ
れより小さくできるメリットがある。なお以上の各実施
例において補助トランジスタ５はＦＥＴであってもよ
く、さらにＩＧＢＴ１，21はＭＯＳＦＥＴ，さらにＢｉ
−ＭＯＳであってもよい。また図４においてＩＧＢＴ１
と補助ＩＧＢＴ21とは、１チップ上に構成されていて
も、また別チップであってもよい。
て生ずるジュール熱は図１ないし図３の分圧抵抗２のそ
れより小さくできるメリットがある。なお以上の各実施
例において補助トランジスタ５はＦＥＴであってもよ
く、さらにＩＧＢＴ１，21はＭＯＳＦＥＴ，さらにＢｉ
−ＭＯＳであってもよい。また図４においてＩＧＢＴ１
と補助ＩＧＢＴ21とは、１チップ上に構成されていて
も、また別チップであってもよい。
【００１７】
【発明の効果】本発明によれば、主回路短絡時に絶縁ゲ
ート素子の主端子間に流れる過電流を、絶縁ゲート素子
に流れる電流に対応する電流を得るための補助絶縁ゲー
ト素子とこの補助絶縁ゲート素子に直列に接続された電
流検出抵抗により検出し、この検出出力により補助トラ
ンジスタをオンし、絶縁ゲート素子の駆動電圧を補助ト
ランジスタのオン電圧と定電圧ダイオードの降伏電圧と
の和の電圧にクランプするようにしたので、絶縁ゲート
素子に過電流が流れたときに、絶縁ゲート素子の電流制
限機能が働いて過電流を抑制して絶縁ゲート素子が破壊
に到るまでの時間を長くでき、過電流による破壊を防止
することができる。従って、周辺制御回路の応答速度を
高める必要がなく、つまりノイズに強いゲート電圧遮断
回路を利用することができる。
ート素子の主端子間に流れる過電流を、絶縁ゲート素子
に流れる電流に対応する電流を得るための補助絶縁ゲー
ト素子とこの補助絶縁ゲート素子に直列に接続された電
流検出抵抗により検出し、この検出出力により補助トラ
ンジスタをオンし、絶縁ゲート素子の駆動電圧を補助ト
ランジスタのオン電圧と定電圧ダイオードの降伏電圧と
の和の電圧にクランプするようにしたので、絶縁ゲート
素子に過電流が流れたときに、絶縁ゲート素子の電流制
限機能が働いて過電流を抑制して絶縁ゲート素子が破壊
に到るまでの時間を長くでき、過電流による破壊を防止
することができる。従って、周辺制御回路の応答速度を
高める必要がなく、つまりノイズに強いゲート電圧遮断
回路を利用することができる。
【図１】第１の実施例の実施例の要部構成を示す駆動回
路図
路図
【図２】第２の実施例の実施例の要部構成を示す駆動回
路図
路図
【図３】第３の実施例の実施例の要部構成を示す駆動回
路図
路図
【図４】第４の実施例の実施例の要部構成を示す駆動回
路図
路図
【図５】従来の駆動回路図
１，21：絶縁ゲート素子（１：ＩＧＢＴ、21：補助ＩＧ
ＢＴ） ２，３：分圧抵抗 ４ ：回り込み防止ダイオード ５，８，9:補助トランジスタ ６ ：ツエナダイオード ７ ：抵抗 １０ ：ゲート駆動電源 １１ ：逆バイアス電源 ３１ ：電流検出抵抗
ＢＴ） ２，３：分圧抵抗 ４ ：回り込み防止ダイオード ５，８，9:補助トランジスタ ６ ：ツエナダイオード ７ ：抵抗 １０ ：ゲート駆動電源 １１ ：逆バイアス電源 ３１ ：電流検出抵抗
Claims (3)
- 【請求項１】制御用端子と第１および第２の主端子とを
備え、前記制御用端子と第１の主端子との間に駆動電圧
を加えると、前記第１および第２の主端子間が導通とな
り、前記駆動電圧を断つと前記主端子間が阻止状態とな
る絶縁ゲート素子の駆動回路において、主端子の一端が
前記絶縁ゲート素子の第２の主端子に、駆動用端子が前
記絶縁ゲート素子の駆動用端子にそれぞれ接続される補
助絶縁ゲート素子と、該補助絶縁ゲート素子の主端子の
他端と直列に接続される電流検出抵抗とからなり、該電
流検出抵抗の出力端子は補助トランジスタの駆動用端子
に接続され、前記制御用端子と第１の主端子との間に前
記駆動電圧を阻止する極性に設けられ、かつ前記駆動電
圧よりも低い降伏電圧を有する定電圧ダイオードと前記
駆動電圧を順方向とする前記補助トランジスタとの直列
回路が前記制御用端子と第１の主端子との間に接続さ
れ、前記主端子間の主電流が所定値を越えたとき前記補
助トランジスタがオンし、前記絶縁ゲート素子の制御用
端子の電位を前記補助トランジスタのオン電圧と前記定
電圧ダイオードの降伏電圧との和とするように構成して
なることを特徴とする絶縁ゲート素子の駆動回路。 - 【請求項２】特許請求の範囲第１項記載の絶縁ゲート素
子において、前記定電圧ダイオードと補助トランジスタ
との直列回路のうち、前記定電圧ダイオードが前記絶縁
ゲート素子の駆動用端子側に接続されたことを特徴とす
る絶縁ゲート素子の駆動回路。 - 【請求項３】特許請求の範囲第１項記載の絶縁ゲート素
子において、前記定電圧ダイオードと補助トランジスタ
との直列回路のうち、前記補助トランジスタが前記絶縁
ゲート素子の駆動用端子側に接続されたことを特徴とす
る絶縁ゲート素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253342A JPH0767073B2 (ja) | 1992-09-24 | 1992-09-24 | 絶縁ゲート素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253342A JPH0767073B2 (ja) | 1992-09-24 | 1992-09-24 | 絶縁ゲート素子の駆動回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129863A Division JPH0756937B2 (ja) | 1988-01-18 | 1988-05-27 | 絶縁ゲート素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218836A JPH05218836A (ja) | 1993-08-27 |
| JPH0767073B2 true JPH0767073B2 (ja) | 1995-07-19 |
Family
ID=17249997
Family Applications (1)
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-
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