JPH098629A - 異なる符号をもつ電圧の選択的供給を可能にする選択スイッチ回路 - Google Patents
異なる符号をもつ電圧の選択的供給を可能にする選択スイッチ回路Info
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- JPH098629A JPH098629A JP15165496A JP15165496A JPH098629A JP H098629 A JPH098629 A JP H098629A JP 15165496 A JP15165496 A JP 15165496A JP 15165496 A JP15165496 A JP 15165496A JP H098629 A JPH098629 A JP H098629A
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- 238000010586 diagram Methods 0.000 description 8
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Abstract
(57)【要約】
【課題】 異なる符号をもつ電圧を選択的に供給するこ
とができ電圧供給回路間の絶縁状態を保証する選択スイ
ッチ回路 【解決手段】 この発明の選択スイッチ回路は、正電圧
ＨＶＰを受ける入力端子２、負電圧ＨＶＮを受ける入力
端子３、制御論理信号ＣＳ１を受ける制御入力端子５、
出力電圧ＯＵＴを与えるための出力端子４、及び、制御
論理信号ＣＳ１の関数として制御電圧信号ＣＳ１Ｂ，Ｈ
ＶＮＣを生成する制御手段（11，13，14，15，16）を有
している。第１及び第２入力端子２，３は、第１及び第
２トランジスタ９，10を介して出力端子４に接続され
る。そして、第１及び第２トランジスタ９，10の制御ゲ
ートに制御手段からの制御電圧信号ＣＳ１Ｂ，ＨＶＮＣ
を供給することによって、出力端子４を第１及び第２入
力端子２，３の１つに選択的に接続する。
とができ電圧供給回路間の絶縁状態を保証する選択スイ
ッチ回路 【解決手段】 この発明の選択スイッチ回路は、正電圧
ＨＶＰを受ける入力端子２、負電圧ＨＶＮを受ける入力
端子３、制御論理信号ＣＳ１を受ける制御入力端子５、
出力電圧ＯＵＴを与えるための出力端子４、及び、制御
論理信号ＣＳ１の関数として制御電圧信号ＣＳ１Ｂ，Ｈ
ＶＮＣを生成する制御手段（11，13，14，15，16）を有
している。第１及び第２入力端子２，３は、第１及び第
２トランジスタ９，10を介して出力端子４に接続され
る。そして、第１及び第２トランジスタ９，10の制御ゲ
ートに制御手段からの制御電圧信号ＣＳ１Ｂ，ＨＶＮＣ
を供給することによって、出力端子４を第１及び第２入
力端子２，３の１つに選択的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる符号をもつ
電圧の選択的供給を可能にする選択スイッチ回路に関す
る。
電圧の選択的供給を可能にする選択スイッチ回路に関す
る。
【０００２】
【従来の技術】現在、集積回路の分野では、１つの同一
回路の選択的給電のために、反対の符号をもつ電圧を供
給する電圧供給回路の使用が発展しつつある。例えば、
米国特許第5,077,691 号明細書には、記憶トランジスタ
の制御ゲートが正或いは負の何れかにバイアスされ、こ
のようなバイアス電圧がチャージポンプ形の回路によっ
て発生されるようになっているフラッシュ形のメモリが
記載されている。
回路の選択的給電のために、反対の符号をもつ電圧を供
給する電圧供給回路の使用が発展しつつある。例えば、
米国特許第5,077,691 号明細書には、記憶トランジスタ
の制御ゲートが正或いは負の何れかにバイアスされ、こ
のようなバイアス電圧がチャージポンプ形の回路によっ
て発生されるようになっているフラッシュ形のメモリが
記載されている。
【０００３】
【発明が解決しようとする課題】この種のメモリにおい
て、記憶トランジスタのバイアス時間を減少するために
は、永続的にバイアス電圧を発生させるようにするとと
もに、選択スイッチ回路を使用して、これらの電圧の一
つを出力部に選択的に供給することができ、これと同時
に、電圧供給回路間の絶縁状態を保証するようにするこ
とが好ましい。
て、記憶トランジスタのバイアス時間を減少するために
は、永続的にバイアス電圧を発生させるようにするとと
もに、選択スイッチ回路を使用して、これらの電圧の一
つを出力部に選択的に供給することができ、これと同時
に、電圧供給回路間の絶縁状態を保証するようにするこ
とが好ましい。
【０００４】
【課題を解決するための手段】そこで、本発明は、第１
の正電圧を受けるための第１入力端子、負電圧を受ける
ための第２入力端子、第１の制御信号を受けるための第
１制御入力端子、入力端子の１つに選択的に接続される
ことによって出力電圧を与えるための出力端子であっ
て、第１トランジスタ及び第２トランジスタを介して前
記第１及び第２入力端子に接続されるものである出力端
子、並びに、出力端子を入力端子の１つに選択的に接続
するトランジスタの制御ゲートに供給される制御電圧
を、制御信号の関数として生成するための制御手段から
成る選択スイッチ回路を提供しようとするものである。
の正電圧を受けるための第１入力端子、負電圧を受ける
ための第２入力端子、第１の制御信号を受けるための第
１制御入力端子、入力端子の１つに選択的に接続される
ことによって出力電圧を与えるための出力端子であっ
て、第１トランジスタ及び第２トランジスタを介して前
記第１及び第２入力端子に接続されるものである出力端
子、並びに、出力端子を入力端子の１つに選択的に接続
するトランジスタの制御ゲートに供給される制御電圧
を、制御信号の関数として生成するための制御手段から
成る選択スイッチ回路を提供しようとするものである。
【０００５】
【発明の実施の形態】本発明の他の特徴及び利点は、添
付した図面を用いた以下の説明からより明瞭に理解する
ことができる。図１には、本発明により作られた選択ス
イッチ回路１のブロック図が示されている。この回路１
は、次のものを有している：例えば、電源電圧ＶＣＣか
らチャージポンプ形の電圧発生器により発生される正の
電圧ＨＶＰを受けるための第１入力端子２、例えば、電
源電圧ＶＣＣからチャージポンプ形の電圧発生器により
発生される負の電圧ＨＶＮを受けるための第２入力端子
３、出力電圧ＯＵＴを供給するための出力端子４、制御
論理信号ＣＳ１を受けるための制御入力端子５、及び、
信号ＣＳ１が第１状態（ＣＳ１＝０）にあるとき出力端
子４が入力端子２に接続され、信号ＣＳ１が第２状態
（ＣＳ１＝１）にあるとき出力端子４が入力端子３に接
続され、入力端子２，３が制御信号ＣＳ１の状態に関わ
らず互いに絶縁されているようにする制御及び絶縁手段
（後述）。
付した図面を用いた以下の説明からより明瞭に理解する
ことができる。図１には、本発明により作られた選択ス
イッチ回路１のブロック図が示されている。この回路１
は、次のものを有している：例えば、電源電圧ＶＣＣか
らチャージポンプ形の電圧発生器により発生される正の
電圧ＨＶＰを受けるための第１入力端子２、例えば、電
源電圧ＶＣＣからチャージポンプ形の電圧発生器により
発生される負の電圧ＨＶＮを受けるための第２入力端子
３、出力電圧ＯＵＴを供給するための出力端子４、制御
論理信号ＣＳ１を受けるための制御入力端子５、及び、
信号ＣＳ１が第１状態（ＣＳ１＝０）にあるとき出力端
子４が入力端子２に接続され、信号ＣＳ１が第２状態
（ＣＳ１＝１）にあるとき出力端子４が入力端子３に接
続され、入力端子２，３が制御信号ＣＳ１の状態に関わ
らず互いに絶縁されているようにする制御及び絶縁手段
（後述）。
【０００６】後述するように、ここで説明している回路
は、従来技術のように、Ｐ形基板を用いるＭＯＳ技術に
よって作成されるものとする。本発明は、典型的には集
積回路で実現することができるが、ディスクリートな要
素によって作成することもできる。
は、従来技術のように、Ｐ形基板を用いるＭＯＳ技術に
よって作成されるものとする。本発明は、典型的には集
積回路で実現することができるが、ディスクリートな要
素によって作成することもできる。
【０００７】入力端子２はＰ形トランジスタ９を介し出
力端子４に接続され、このトランジスタは、ソースが入
力端子２に接続され、ドレインが出力端子４に接続され
る。トランジスタ９の制御ゲートは、制御信号ＣＳ１Ｂ
を受けて、この信号ＣＳ１Ｂの状態に応じてオン又はオ
フするようになされ、信号ＣＳ１Ｂの状態は信号ＣＳ１
の状態に依存するようになっている。トランジスタ９の
ウェルは、正にバイアスするために、ソースに接続され
る。
力端子４に接続され、このトランジスタは、ソースが入
力端子２に接続され、ドレインが出力端子４に接続され
る。トランジスタ９の制御ゲートは、制御信号ＣＳ１Ｂ
を受けて、この信号ＣＳ１Ｂの状態に応じてオン又はオ
フするようになされ、信号ＣＳ１Ｂの状態は信号ＣＳ１
の状態に依存するようになっている。トランジスタ９の
ウェルは、正にバイアスするために、ソースに接続され
る。
【０００８】入力端子３はＰ形トランジスタ10を介し出
力端子４に接続され、このトランジスタは、ソースが入
力端子３に接続され、ドレインが出力端子４に接続され
る。トランジスタ10の制御ゲートは、制御信号ＨＶＮＣ
を受けて、この信号ＨＶＮＣの状態に応じてオン又はオ
フするようになされる。トランジスタ10のウェルは、例
えば、入力端子２に接続されることによって、正にバイ
アスされる。
力端子４に接続され、このトランジスタは、ソースが入
力端子３に接続され、ドレインが出力端子４に接続され
る。トランジスタ10の制御ゲートは、制御信号ＨＶＮＣ
を受けて、この信号ＨＶＮＣの状態に応じてオン又はオ
フするようになされる。トランジスタ10のウェルは、例
えば、入力端子２に接続されることによって、正にバイ
アスされる。
【０００９】電圧ＨＶＰがＶＣＣより大きいと仮定し、
信号ＣＳ１Ｂは、例えば、制御入力端子５とトランジス
タ９の制御ゲートとの間に直列接続された２つのインバ
ータ13，14で形成される電圧ステップアップ回路（昇圧
回路）によって、生成される。この第１のインバータは
電源電圧ＶＣＣとアースとの間に接続され、第２のイン
バータは電圧ＨＶＰとアースとの間に接続される。それ
で、ＣＳ１がＶＣＣである（ＣＳ１＝１）とき、ＣＳ１
ＢはＨＶＰになり（ＣＳ１Ｂ＝１）、そして、ＯＵＴ＝
ＨＶＮが得られる。ＣＳ１が０ボルトである（ＣＳ１＝
０）ときは、ＣＳ１Ｂは０ボルトになり（ＣＳ１Ｂ＝
０）、ＯＵＴ＝ＨＶＰが得られる。もちろん、ＨＶＰ≦
ＶＣＣの場合、インバータ13，14は不用である。電圧Ｈ
ＶＰは可変にすることができることに注意すべきであ
る。それで、ＣＳ１＝０の場合にＨＶＰ＞ＶＣＣを得、
ＣＳ１＝１の場合にＨＶＰ＜ＶＣＣを得ることは、全く
可能である。
信号ＣＳ１Ｂは、例えば、制御入力端子５とトランジス
タ９の制御ゲートとの間に直列接続された２つのインバ
ータ13，14で形成される電圧ステップアップ回路（昇圧
回路）によって、生成される。この第１のインバータは
電源電圧ＶＣＣとアースとの間に接続され、第２のイン
バータは電圧ＨＶＰとアースとの間に接続される。それ
で、ＣＳ１がＶＣＣである（ＣＳ１＝１）とき、ＣＳ１
ＢはＨＶＰになり（ＣＳ１Ｂ＝１）、そして、ＯＵＴ＝
ＨＶＮが得られる。ＣＳ１が０ボルトである（ＣＳ１＝
０）ときは、ＣＳ１Ｂは０ボルトになり（ＣＳ１Ｂ＝
０）、ＯＵＴ＝ＨＶＰが得られる。もちろん、ＨＶＰ≦
ＶＣＣの場合、インバータ13，14は不用である。電圧Ｈ
ＶＰは可変にすることができることに注意すべきであ
る。それで、ＣＳ１＝０の場合にＨＶＰ＞ＶＣＣを得、
ＣＳ１＝１の場合にＨＶＰ＜ＶＣＣを得ることは、全く
可能である。
【００１０】信号ＨＶＮＣは、以下に説明するポンプセ
ル11から生成され、このセルは、回路１の入力端子６に
現れる負の電圧ＶＮＣを受け、この負電圧ＶＮＣから電
圧ＨＶＮＣを発生し、電圧ＨＶＮＣがＨＶＮより大きい
絶対値をもつようにする。入力端子６は、ＶＮＣ＝ＨＶ
Ｎの場合においては入力端子３と同じである。
ル11から生成され、このセルは、回路１の入力端子６に
現れる負の電圧ＶＮＣを受け、この負電圧ＶＮＣから電
圧ＨＶＮＣを発生し、電圧ＨＶＮＣがＨＶＮより大きい
絶対値をもつようにする。入力端子６は、ＶＮＣ＝ＨＶ
Ｎの場合においては入力端子３と同じである。
【００１１】ポンプセル11は、図２に示され、次のもの
を備えている：電圧ＶＮＣを受けるための入力21、電圧
ＨＶＮＣを与えるための出力22、及び、回路１の入力端
子７，８に受けたクロック信号ＣＫ１，ＣＫ２を受ける
ための２つの入力23，24。
を備えている：電圧ＶＮＣを受けるための入力21、電圧
ＨＶＮＣを与えるための出力22、及び、回路１の入力端
子７，８に受けたクロック信号ＣＫ１，ＣＫ２を受ける
ための２つの入力23，24。
【００１２】ポンプセル11は、また、次のものから成
る：ソースが入力端子21に接続され、ドレインが出力端
子22に接続された第１Ｐ形トランジスタ17、ドレインが
入力端子21に接続され、ソースが第１トランジスタ17の
制御ゲートに接続され、制御ゲートが出力端子22に接続
された第２Ｐ形トランジスタ18、第１の極が第１トラン
ジスタ17の制御ゲートに接続され、第２の極が入力端子
23に接続された第１コンデンサ19、及び、第１の極が出
力端子22に接続され、第２の極が入力端子24に接続され
た第２コンデンサ20。
る：ソースが入力端子21に接続され、ドレインが出力端
子22に接続された第１Ｐ形トランジスタ17、ドレインが
入力端子21に接続され、ソースが第１トランジスタ17の
制御ゲートに接続され、制御ゲートが出力端子22に接続
された第２Ｐ形トランジスタ18、第１の極が第１トラン
ジスタ17の制御ゲートに接続され、第２の極が入力端子
23に接続された第１コンデンサ19、及び、第１の極が出
力端子22に接続され、第２の極が入力端子24に接続され
た第２コンデンサ20。
【００１３】実際には、コンデンサ19，20は、例えば、
Ｐ形トランジスタにより形成され、それぞれ、これらの
コンデンサの第１の極が制御ゲートに対応し、第２の極
がドレイン及びソースに対応する。コンデンサ19，20の
第１の極はセル11の入力12に接続される。
Ｐ形トランジスタにより形成され、それぞれ、これらの
コンデンサの第１の極が制御ゲートに対応し、第２の極
がドレイン及びソースに対応する。コンデンサ19，20の
第１の極はセル11の入力12に接続される。
【００１４】例えば、信号ＣＫ１，ＣＫ２は、それぞ
れ、図３の（ａ），（ｂ）に信号Ａ，Ｂで示され、これ
らの信号はＶＣＣと０ボルトとの間で切り替わる。信号
Ａは当初「０」であり、信号Ｂは当初ＶＣＣであるとす
ると、信号Ａ，Ｂは、次のようになる：信号ＡがＶＣＣ
に確立することによって、信号Ｂは「０」に降下し、信
号ＢがＶＣＣに確立することによって、信号Ａは「０」
に降下し、続いて、この信号ＡはＶＣＣに向かって立上
がり、以下同様に動作する。
れ、図３の（ａ），（ｂ）に信号Ａ，Ｂで示され、これ
らの信号はＶＣＣと０ボルトとの間で切り替わる。信号
Ａは当初「０」であり、信号Ｂは当初ＶＣＣであるとす
ると、信号Ａ，Ｂは、次のようになる：信号ＡがＶＣＣ
に確立することによって、信号Ｂは「０」に降下し、信
号ＢがＶＣＣに確立することによって、信号Ａは「０」
に降下し、続いて、この信号ＡはＶＣＣに向かって立上
がり、以下同様に動作する。
【００１５】セル11においては、負の電荷が、信号Ａの
立下りエッジにて入力21から転送され、このとき、トラ
ンジスタ17はオンしている。この信号Ａの立上りエッジ
にて、トランジスタ17はオフになる。信号Ｂの立下りエ
ッジにて、出力電圧ＨＶＮＣはＶＣＣだけ絶対値を増大
する。
立下りエッジにて入力21から転送され、このとき、トラ
ンジスタ17はオンしている。この信号Ａの立上りエッジ
にて、トランジスタ17はオフになる。信号Ｂの立下りエ
ッジにて、出力電圧ＨＶＮＣはＶＣＣだけ絶対値を増大
する。
【００１６】ポンプセル11の両Ｐ形トランジスタのウェ
ルは正にバイアスされる。これらのトランジスタは、例
えば、図示しない導電手段（例えば、回路の金属層上に
作成された導電ライン）を介し入力端子２に接続され
て、電圧ＨＶＰを受けるようにされる。
ルは正にバイアスされる。これらのトランジスタは、例
えば、図示しない導電手段（例えば、回路の金属層上に
作成された導電ライン）を介し入力端子２に接続され
て、電圧ＨＶＰを受けるようにされる。
【００１７】回路１は２つのＰ形トランジスタ15，16を
有しており、これらのトランジスタは、ソース及びウェ
ルが入力端子２に接続され、制御ゲートに信号ＣＳ１Ｂ
を受ける。これらのトランジスタは、出力端子４に正の
電圧ＨＶＰが与えられるように（ＣＳ１＝０）所望され
たとき、入力端子３，６を出力端子４から絶縁する機能
を有する。トランジスタ15のドレインはセル11の入力12
に接続される。トランジスタ16のドレインはトランジス
タ10の制御ゲートに接続される。ＣＳ１Ｂ＝０のとき、
トランジスタ10，17は、それらの制御ゲートに正の電圧
( 説明している例では、ＨＶＰ）が与えられることによ
って、ターンオフされる。そのとき、ＯＵＴ＝ＨＶＰが
得られる。ＣＳ１Ｂ＝１のときは、ＯＵＴ＝ＨＶＮが得
られる。その場合、端子２，４は、制御ゲートがドレイ
ン及びソースに現れる電圧より大きいか或いはこの電圧
に等しい電圧にあるトランジスタ９によって、互いに絶
縁される。
有しており、これらのトランジスタは、ソース及びウェ
ルが入力端子２に接続され、制御ゲートに信号ＣＳ１Ｂ
を受ける。これらのトランジスタは、出力端子４に正の
電圧ＨＶＰが与えられるように（ＣＳ１＝０）所望され
たとき、入力端子３，６を出力端子４から絶縁する機能
を有する。トランジスタ15のドレインはセル11の入力12
に接続される。トランジスタ16のドレインはトランジス
タ10の制御ゲートに接続される。ＣＳ１Ｂ＝０のとき、
トランジスタ10，17は、それらの制御ゲートに正の電圧
( 説明している例では、ＨＶＰ）が与えられることによ
って、ターンオフされる。そのとき、ＯＵＴ＝ＨＶＰが
得られる。ＣＳ１Ｂ＝１のときは、ＯＵＴ＝ＨＶＮが得
られる。その場合、端子２，４は、制御ゲートがドレイ
ン及びソースに現れる電圧より大きいか或いはこの電圧
に等しい電圧にあるトランジスタ９によって、互いに絶
縁される。
【００１８】図４は、本発明により作られた第２の選択
スイッチ回路の一部分のブロック図を示す。この回路
は、図４に示されていない要素は図１を参照して説明し
たものと同様であり、ＣＳ１＝０のとき（即ち、ＯＵＴ
＝ＨＶＰのとき）にセル11の入力23，24を回路の入力端
子７，８から絶縁することを可能にする手段を備えてい
る。
スイッチ回路の一部分のブロック図を示す。この回路
は、図４に示されていない要素は図１を参照して説明し
たものと同様であり、ＣＳ１＝０のとき（即ち、ＯＵＴ
＝ＨＶＰのとき）にセル11の入力23，24を回路の入力端
子７，８から絶縁することを可能にする手段を備えてい
る。
【００１９】図４においては、Ｎ形絶縁トランジスタ26
が回路の入力端子７とセル11の入力23との間に挿入され
る。この絶縁トランジスタ26は、ドレインが入力23に接
続され、ソースが入力端子７に接続される。絶縁トラン
ジスタ26の制御ゲートはトランジスタ28を介して制御入
力端子５に接続され、このトランジスタ28は、制御ゲー
トがＶＣＣにバイアスされ、ソースが入力端子５に接続
され、ドレインがトランジスタ26の制御ゲートに接続さ
れる。
が回路の入力端子７とセル11の入力23との間に挿入され
る。この絶縁トランジスタ26は、ドレインが入力23に接
続され、ソースが入力端子７に接続される。絶縁トラン
ジスタ26の制御ゲートはトランジスタ28を介して制御入
力端子５に接続され、このトランジスタ28は、制御ゲー
トがＶＣＣにバイアスされ、ソースが入力端子５に接続
され、ドレインがトランジスタ26の制御ゲートに接続さ
れる。
【００２０】回路の入力端子８とセル11の入力24との間
には、Ｎ形絶縁トランジスタ27が挿入される。この絶縁
トランジスタ27は、ドレインが入力24に接続され、ソー
スが入力端子８に接続される。絶縁トランジスタ27の制
御ゲートはトランジスタ29を介して制御入力端子５に接
続され、このトランジスタ29は、制御ゲートがＶＣＣに
バイアスされ、ソースが入力端子５に接続され、ドレイ
ンがトランジスタ27の制御ゲートに接続される。
には、Ｎ形絶縁トランジスタ27が挿入される。この絶縁
トランジスタ27は、ドレインが入力24に接続され、ソー
スが入力端子８に接続される。絶縁トランジスタ27の制
御ゲートはトランジスタ29を介して制御入力端子５に接
続され、このトランジスタ29は、制御ゲートがＶＣＣに
バイアスされ、ソースが入力端子５に接続され、ドレイ
ンがトランジスタ27の制御ゲートに接続される。
【００２１】図４を参照して説明するアセンブリは、選
択スイッチ回路が出力端子４に電圧ＨＶＰを与えるよう
に起動されるとき、コンデンサ19，20を入力端子７，８
から絶縁することができるように機能する。このアセン
ブリは数々の利点を有している。このアセンブリは、ト
ランジスタ10，17の制御ゲートに供給される正の電圧の
（ポンプ作用による）妨害を回避して、入力端子３，６
を出力端子４から絶縁することができる。これは、この
正電圧が電圧ＨＶＰである場合に好ましい。信号ＣＫ
１，ＣＫ２を一定状態に保持することにより同じ結果に
到達することができる。この解決法は、これらの信号が
単一の選択スイッチ回路のセルの動作速度を設定する
（cadencer le fonctionment）というだけの目的で生成
される場合に企図することができるであろう。例えば、
２つの選択スイッチ回路を用いて、正の電圧を一方の回
路の出力端子に供給し負の電圧を他方の回路の出力端子
に供給するようにすることが望まれる場合、同一の速度
設定信号（des signaux de cadencement）を用いて、そ
れらのポンプセルの動作速度を設定するようになすこと
はできないであろう（これは、これらの信号を生成する
のに用いられるセルを２倍にすることを意味し、空間的
な要求の問題を提起する）。図４に示したアセンブリ
は、上述の仮説による場合、同一の速度設定信号を用い
ることができる。それで、図３の（ａ），（ｂ）に示さ
れた信号を反復的に生成して、電圧ＶＨＰを妨害するこ
となく、電圧を独立的に両選択スイッチ回路の出力端子
に与えることができる。
択スイッチ回路が出力端子４に電圧ＨＶＰを与えるよう
に起動されるとき、コンデンサ19，20を入力端子７，８
から絶縁することができるように機能する。このアセン
ブリは数々の利点を有している。このアセンブリは、ト
ランジスタ10，17の制御ゲートに供給される正の電圧の
（ポンプ作用による）妨害を回避して、入力端子３，６
を出力端子４から絶縁することができる。これは、この
正電圧が電圧ＨＶＰである場合に好ましい。信号ＣＫ
１，ＣＫ２を一定状態に保持することにより同じ結果に
到達することができる。この解決法は、これらの信号が
単一の選択スイッチ回路のセルの動作速度を設定する
（cadencer le fonctionment）というだけの目的で生成
される場合に企図することができるであろう。例えば、
２つの選択スイッチ回路を用いて、正の電圧を一方の回
路の出力端子に供給し負の電圧を他方の回路の出力端子
に供給するようにすることが望まれる場合、同一の速度
設定信号（des signaux de cadencement）を用いて、そ
れらのポンプセルの動作速度を設定するようになすこと
はできないであろう（これは、これらの信号を生成する
のに用いられるセルを２倍にすることを意味し、空間的
な要求の問題を提起する）。図４に示したアセンブリ
は、上述の仮説による場合、同一の速度設定信号を用い
ることができる。それで、図３の（ａ），（ｂ）に示さ
れた信号を反復的に生成して、電圧ＶＨＰを妨害するこ
となく、電圧を独立的に両選択スイッチ回路の出力端子
に与えることができる。
【００２２】図５には、ＨＶＰより低い第３の正電圧Ｖ
Ｐを出力端子４に選択的に供給するように計画された本
発明の選択スイッチ回路が示されている。図５に示され
た回路において、図１に示された要素を除外して（同一
の参照符号は援用して）説明すると、この選択スイッチ
回路１は、Ｐ形トランジスタ31を有している。このトラ
ンジスタ31は、ドレインが出力端子４に接続され、ソー
スが正の電圧ＶＰを受ける入力端子32に接続され、制御
ゲートがインバータ14の出力に接続される。そして、イ
ンバータ30が、インバータ14とトランジスタ９の制御ゲ
ートとの間に介挿される。さらに、このトランジスタ９
のドレインは、Ｐ形絶縁トランジスタ25を介し出力端子
４に接続される。トランジスタ25は、ソースがトランジ
スタ９のドレインに接続され、ドレインが出力端子４に
接続される。トランジスタ25，31のウェルは、例えば、
トランジスタ９のソースに接続されることによって、正
にバイアスされる。トランジスタ25の制御ゲートは、Ｈ
ＶＰより低い正の電圧によってバイアスされる。
Ｐを出力端子４に選択的に供給するように計画された本
発明の選択スイッチ回路が示されている。図５に示され
た回路において、図１に示された要素を除外して（同一
の参照符号は援用して）説明すると、この選択スイッチ
回路１は、Ｐ形トランジスタ31を有している。このトラ
ンジスタ31は、ドレインが出力端子４に接続され、ソー
スが正の電圧ＶＰを受ける入力端子32に接続され、制御
ゲートがインバータ14の出力に接続される。そして、イ
ンバータ30が、インバータ14とトランジスタ９の制御ゲ
ートとの間に介挿される。さらに、このトランジスタ９
のドレインは、Ｐ形絶縁トランジスタ25を介し出力端子
４に接続される。トランジスタ25は、ソースがトランジ
スタ９のドレインに接続され、ドレインが出力端子４に
接続される。トランジスタ25，31のウェルは、例えば、
トランジスタ９のソースに接続されることによって、正
にバイアスされる。トランジスタ25の制御ゲートは、Ｈ
ＶＰより低い正の電圧によってバイアスされる。
【００２３】図５の回路は、また、ＮＯＲ論理ゲート34
を有している。このゲート34は、電圧ＨＶＰとアースと
の間に設けられ、第１の入力にＣＳＢ１の反転信号を受
ける（この信号はインバータ30の出力から与えられ
る）。ゲート34の第２の入力は回路の入力端子33に接続
され、この入力端子33は制御論理信号ＣＳ２を受信す
る。ゲート34の出力はトランジスタ15，16の制御ゲート
に接続される。従って、トランジスタ15，16はもはやイ
ンバータ14によって直接的には制御されない。
を有している。このゲート34は、電圧ＨＶＰとアースと
の間に設けられ、第１の入力にＣＳＢ１の反転信号を受
ける（この信号はインバータ30の出力から与えられ
る）。ゲート34の第２の入力は回路の入力端子33に接続
され、この入力端子33は制御論理信号ＣＳ２を受信す
る。ゲート34の出力はトランジスタ15，16の制御ゲート
に接続される。従って、トランジスタ15，16はもはやイ
ンバータ14によって直接的には制御されない。
【００２４】図５に示されたアセンブリでは、出力端子
４は次の端子に接続される：ＣＳ１がＶＣＣであり（Ｃ
Ｓ１＝１）且つＣＳ２が０ボルトである（ＣＳ２＝０）
場合は、入力端子３、ＣＳ１及びＣＳ２が共にＶＣＣで
ある（ＣＳ１＝ＣＳ２＝１）場合は、入力端子２、そし
て、ＣＳ１が０ボルトであり（ＣＳ１＝０）且つＣＳ２
がＶＣＣである（ＣＳ２＝１）場合は入力端子32。
４は次の端子に接続される：ＣＳ１がＶＣＣであり（Ｃ
Ｓ１＝１）且つＣＳ２が０ボルトである（ＣＳ２＝０）
場合は、入力端子３、ＣＳ１及びＣＳ２が共にＶＣＣで
ある（ＣＳ１＝ＣＳ２＝１）場合は、入力端子２、そし
て、ＣＳ１が０ボルトであり（ＣＳ１＝０）且つＣＳ２
がＶＣＣである（ＣＳ２＝１）場合は入力端子32。
【００２５】最初の場合においては、トランジスタ15，
16はオフ状態である。これにより、端子３，４の接続が
可能化される。トランジスタ31はオフ状態である。これ
によって、入力端子32が回路から絶縁される。そして、
トランジスタ９はオンしているが、トランジスタ25はオ
フ状態である。これによって、入力端子２が出力端子４
から絶縁される。出力端子４とトランジスタ31との間に
トランジスタ25を配置することも可能であり、この場
合、トランジスタ31の制御ゲートはインバータ30の出力
に接続され、トランジスタ９の制御ゲートはインバータ
14の出力に接続される。このケースでは、ＯＵＴ＝ＨＶ
Ｎのために、入力端子２がトランジスタ９のターンオフ
によって絶縁され、入力端子32がトランジスタ25によっ
て絶縁される。この構成において注意しなければならな
いことは、トランジスタ25の制御ゲートをＶＰより低い
電圧でバイアスすることである（これは付加的電圧の生
成を強制する）。
16はオフ状態である。これにより、端子３，４の接続が
可能化される。トランジスタ31はオフ状態である。これ
によって、入力端子32が回路から絶縁される。そして、
トランジスタ９はオンしているが、トランジスタ25はオ
フ状態である。これによって、入力端子２が出力端子４
から絶縁される。出力端子４とトランジスタ31との間に
トランジスタ25を配置することも可能であり、この場
合、トランジスタ31の制御ゲートはインバータ30の出力
に接続され、トランジスタ９の制御ゲートはインバータ
14の出力に接続される。このケースでは、ＯＵＴ＝ＨＶ
Ｎのために、入力端子２がトランジスタ９のターンオフ
によって絶縁され、入力端子32がトランジスタ25によっ
て絶縁される。この構成において注意しなければならな
いことは、トランジスタ25の制御ゲートをＶＰより低い
電圧でバイアスすることである（これは付加的電圧の生
成を強制する）。
【００２６】他の場合（ＯＵＴがＨＶＮとは異なる場
合）においては、トランジスタ15，16はオン状態にな
り、入力端子３が回路から絶縁される。第２の場合（Ｏ
ＵＴ＝ＨＶＰ）においては、トランジスタ31が入力端子
32を回路から絶縁する（或いは、トランジスタ25が出力
端子４と入力端子32との間に配置されてＯＵＴをＶＰに
等しいとするケースでは、入力端子32を回路から絶縁す
る）。そして、最後の場合（ＯＵＴ＝ＶＰ）において
は、入力端子２（或いは、ＯＵＴ＝ＨＶＰとするケース
では、入力端子２）が出力端子から絶縁され、トランジ
スタ９（或いは、トランジスタ31）はオフ状態である。
合）においては、トランジスタ15，16はオン状態にな
り、入力端子３が回路から絶縁される。第２の場合（Ｏ
ＵＴ＝ＨＶＰ）においては、トランジスタ31が入力端子
32を回路から絶縁する（或いは、トランジスタ25が出力
端子４と入力端子32との間に配置されてＯＵＴをＶＰに
等しいとするケースでは、入力端子32を回路から絶縁す
る）。そして、最後の場合（ＯＵＴ＝ＶＰ）において
は、入力端子２（或いは、ＯＵＴ＝ＨＶＰとするケース
では、入力端子２）が出力端子から絶縁され、トランジ
スタ９（或いは、トランジスタ31）はオフ状態である。
【００２７】当然ながら、インバータ13，14は、ＨＶＰ
≦ＶＣＣの場合、不用となる。この場合には、絶縁トラ
ンジスタ25の制御ゲートには、図５に示すような電圧Ｖ
ＣＣではなく、ＨＶＰより低い（そしてＶＰより高い）
異なる電圧を受ける。電圧ＨＶＰを可変にすることがで
きることは明らかであろう。それで、ＣＳ１＝０のとき
にＨＶＰ＞ＶＣＣが得られ、ＣＳ１＝１のときはＨＶＰ
＜ＶＣＣが得られることは、全く可能である。
≦ＶＣＣの場合、不用となる。この場合には、絶縁トラ
ンジスタ25の制御ゲートには、図５に示すような電圧Ｖ
ＣＣではなく、ＨＶＰより低い（そしてＶＰより高い）
異なる電圧を受ける。電圧ＨＶＰを可変にすることがで
きることは明らかであろう。それで、ＣＳ１＝０のとき
にＨＶＰ＞ＶＣＣが得られ、ＣＳ１＝１のときはＨＶＰ
＜ＶＣＣが得られることは、全く可能である。
【００２８】図５に示された回路は、フラッシュＥＥＰ
ＲＯＭ形メモリのフローティングゲートトランジスタの
制御ゲートのバイアス用として特に価値があり、消去及
び書込操作中には高い正又は負の電圧を、そして、読出
操作中には低い正の電圧を、これらのゲート上に供給す
るようにする現在の１つの傾向に沿うものである。この
ような事項は図５に示さなかったけれども、図４を参照
してなされた説明に沿って図５に示された回路を修正す
ることは、もちろん、可能であり好都合である。
ＲＯＭ形メモリのフローティングゲートトランジスタの
制御ゲートのバイアス用として特に価値があり、消去及
び書込操作中には高い正又は負の電圧を、そして、読出
操作中には低い正の電圧を、これらのゲート上に供給す
るようにする現在の１つの傾向に沿うものである。この
ような事項は図５に示さなかったけれども、図４を参照
してなされた説明に沿って図５に示された回路を修正す
ることは、もちろん、可能であり好都合である。
【図１】本発明による第１の回路のブロック図を示す
図。
図。
【図２】本発明で用いられるポンプセルのブロック図を
示す図。
示す図。
【図３】本発明で用いられるポンプ信号のための制御信
号のタイミング線図を示す図。
号のタイミング線図を示す図。
【図４】本発明による第２の回路のブロック図を示す
図。
図。
【図５】本発明による第３の回路のブロック図を示す
図。
図。
１ 選択スイッチ回路１、 ２ 第１の正電圧ＨＶＰを受ける第１入力端子、 ３ 負電圧ＨＶＮを受ける第２入力端子、 ４ 出力電圧ＯＵＴを供給する出力端子、 ５ 第１の制御論理信号ＣＳ１を受ける第１制御入力端
子、 ６ 負電圧ＶＮＣを受ける入力端子、 ７ 信号Ａで示されるクロック信号ＣＫ１を受ける第４
入力端子、 ８ 信号Ｂで示されるクロック信号ＣＫ２を受ける第５
入力端子、 ９ 制御ゲートに制御電圧信号ＣＳ１Ｂを受ける第１ト
ランジスタ、 10 制御ゲートに制御電圧信号ＨＶＮＣを受ける第２ト
ランジスタ、 11 入力12，21〜24及び出力22を有するポンプセル、 13，14 電圧ステップアップ回路を形成する直列接続イ
ンバータ、 15，16，28，29 制御用トランジスタ、 ＶＣＣ 電源電圧、 17，18 ポンプ用トランジスタ、 19，20 ポンプ用コンデンサ、 25，26，27 絶縁用トランジスタ、 30 インバータ、 31 制御ゲートに制御電圧ＣＳ１Ｂを受ける第３トラン
ジスタ、 32 第２の正電圧ＶＰを受ける第３入力端子、 33 第２の制御論理信号ＣＳ２を受ける第２制御入力端
子、 34 ＮＯＲ論理ゲート。
子、 ６ 負電圧ＶＮＣを受ける入力端子、 ７ 信号Ａで示されるクロック信号ＣＫ１を受ける第４
入力端子、 ８ 信号Ｂで示されるクロック信号ＣＫ２を受ける第５
入力端子、 ９ 制御ゲートに制御電圧信号ＣＳ１Ｂを受ける第１ト
ランジスタ、 10 制御ゲートに制御電圧信号ＨＶＮＣを受ける第２ト
ランジスタ、 11 入力12，21〜24及び出力22を有するポンプセル、 13，14 電圧ステップアップ回路を形成する直列接続イ
ンバータ、 15，16，28，29 制御用トランジスタ、 ＶＣＣ 電源電圧、 17，18 ポンプ用トランジスタ、 19，20 ポンプ用コンデンサ、 25，26，27 絶縁用トランジスタ、 30 インバータ、 31 制御ゲートに制御電圧ＣＳ１Ｂを受ける第３トラン
ジスタ、 32 第２の正電圧ＶＰを受ける第３入力端子、 33 第２の制御論理信号ＣＳ２を受ける第２制御入力端
子、 34 ＮＯＲ論理ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マクサンス オラ フランス国 42370 サン アオン ル ヴューピック シャルマン （番地なし) (72)発明者 ニコラ ドゥマンジュ フランス国 57160 レズィ リュ シャ テル サン−ジェルマン 23 (72)発明者 マール ゲド フランス国 30130 ポン−サン−テスプ リ リュ ペ． テラン 14
Claims (8)
- 【請求項１】 第１の正電圧（ＨＶＰ）を受けるための
第１入力端子（２）、負電圧（ＨＶＮ）を受けるための
第２入力端子（３）、第１の制御信号（ＣＳ１）を受け
るための第１制御入力端子（５）、入力端子の１つに選
択的に接続されることによって出力電圧（ＯＵＴ）を与
えるための出力端子（４）であって、第１トランジスタ
（９）及び第２トランジスタ（10）を介して前記第１及
び第２入力端子（２，３）に接続される出力端子
（４）、並びに、前記出力端子（４）を前記入力端子
（２，３）の１つに選択的に接続するために、前記トラ
ンジスタ（９，10）の制御ゲートに供給される制御電圧
（ＣＳ１Ｂ，ＨＶＮＣ）を前記制御信号（ＣＳ１）の関
数として生成するための制御手段（11，13，14，15，1
6）から成ることを特徴とする選択スイッチ回路。 - 【請求項２】 第２の正電圧（ＶＰ）を受けるための第
３入力端子（32）であって、第３トランジスタ（31）を
介して前記出力端子（４）に接続される第３入力端子
（32）、第２の制御信号（ＣＳ２）を受けるための第２
制御入力端子（33）、並びに、前記出力端子（４）を前
記入力端子（２，３，32）の１つに選択的に接続するた
めに、前記トランジスタ（９，10，31）の制御ゲートに
供給される制御電圧（ＣＳ１Ｂ，ＨＶＮＣ）を前記制御
信号（ＣＳ１，ＣＳ２）の関数として生成するための制
御手段（11，13，14，15，16，30，34）を具備すること
を特徴とする請求項１に記載の選択スイッチ回路。 - 【請求項３】 前記第１及び第３トランジスタトランジ
スタ（９，31）は相補的な制御電圧によって制御され、
さらに、前記出力端子（４）が前記第２入力端子（３）
に接続されたときこの出力端子から第１及び第３トラン
ジスタ（９，31）を絶縁する絶縁トランジスタ（25）を
具備することを特徴とする請求項２に記載の選択スイッ
チ回路。 - 【請求項４】 前記第１トランジスタ（９）の制御ゲー
トに供給される制御電圧（ＣＳ１Ｂ）は電圧ステップア
ップ回路（13，14）によって生成されることを特徴とす
る請求項１〜３の何れか１項に記載の選択スイッチ回
路。 - 【請求項５】 前記第２トランジスタ（10）の制御ゲー
トに供給される制御電圧（ＨＶＮＣ）は、本回路の第４
入力端子（７）及び第５入力端子（８）上で受けるクロ
ック信号（ＣＫ１，ＣＫ２）により設定される速度で動
作するポンプセル（11）によって、生成されることを特
徴とする請求項１〜４の何れか１項に記載の選択スイッ
チ回路。 - 【請求項６】 前記第１トランジスタ（９）がオンのと
き前記第２トランジスタ（10）の制御ゲートを正バイア
スするための手段（16）を具備することを特徴とする請
求項１〜５の何れか１項に記載の選択スイッチ回路。 - 【請求項７】 前記第３トランジスタ（31）がオンのと
き前記第２トランジスタ（10）の制御ゲートを正バイア
スするための手段（16，34）を具備することを特徴とす
る請求項２〜６の何れか１項に記載の選択スイッチ回
路。 - 【請求項８】 前記第２トランジスタ（10）の制御ゲー
トが正バイアスされているとき前記ポンプセル（11）を
前記第４及び第５入力端子（７，８）から絶縁するため
の手段（26，27）を具備することを特徴とする請求項６
又は７に記載の選択スイッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507620 | 1995-06-21 | ||
| FR9507620A FR2735927B1 (fr) | 1995-06-21 | 1995-06-21 | Circuit de commutation permettant de fournir selectivement des tensions de signes differents |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098629A true JPH098629A (ja) | 1997-01-10 |
Family
ID=9480371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15165496A Withdrawn JPH098629A (ja) | 1995-06-21 | 1996-05-23 | 異なる符号をもつ電圧の選択的供給を可能にする選択スイッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5796297A (ja) |
| EP (1) | EP0750397B1 (ja) |
| JP (1) | JPH098629A (ja) |
| DE (1) | DE69611325T2 (ja) |
| FR (1) | FR2735927B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044276A (ja) * | 2007-08-07 | 2009-02-26 | Nec Electronics Corp | 双方向スイッチ回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2755316B1 (fr) * | 1996-10-25 | 1999-01-15 | Sgs Thomson Microelectronics | Regulateur de tension a selection automatique d'une tension d'alimentation la plus elevee |
| CN108336988B (zh) * | 2018-03-07 | 2022-01-25 | 中科德诺微电子(深圳)有限公司 | 一种mos开关的负压驱动电路 |
| CN115085759B (zh) * | 2019-10-17 | 2024-10-01 | 立积电子股份有限公司 | 射频装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1391697A (fr) * | 1963-06-21 | 1965-03-12 | Monsieur Le Ministre Des Armee | Commutateur électronique hauts niveaux à grande vitesse |
| US3602738A (en) * | 1969-04-24 | 1971-08-31 | Northern Electric Co | Electronic switch |
| GB2065404B (en) * | 1979-12-11 | 1984-05-31 | Casio Computer Co Ltd | Voltage selector circuit |
| US4577149A (en) * | 1982-07-06 | 1986-03-18 | Sperry Corporation | Detection of catastrophic failure of dielectric, improper connection, and temperature of a printed circuit assembly via one wire |
| US4698530A (en) * | 1984-11-09 | 1987-10-06 | National Semiconductor Corporation | Power switch for dual power supply circuit |
| US4742492A (en) * | 1985-09-27 | 1988-05-03 | Texas Instruments Incorporated | EEPROM memory cell having improved breakdown characteristics and driving circuitry therefor |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| US4945267A (en) * | 1989-01-10 | 1990-07-31 | Actel Corporation | Integrated circuit bus switching circuit |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| JP2843393B2 (ja) * | 1989-12-29 | 1999-01-06 | 沖電気工業株式会社 | 多値レベル出力回路 |
| US5334881A (en) * | 1992-03-19 | 1994-08-02 | The United States Of America As Represented By The Secretary Of The Navy | High isolation electronic switch |
| US5399917A (en) * | 1993-03-31 | 1995-03-21 | Intel Corporation | High voltage tolerant switch constructed for a low voltage CMOS process |
| USH1236H (en) * | 1993-04-28 | 1993-10-05 | The United States Of America As Represented By The Secretary Of The Army | Polarity sensitive grenade firing system |
| US5442218A (en) * | 1993-09-30 | 1995-08-15 | At&T Global Information Solutions Company | CMOS power fet driver including multiple power MOSFET transistors connected in parallel, each carrying an equivalent portion of the total driver current |
-
1995
- 1995-06-21 FR FR9507620A patent/FR2735927B1/fr not_active Expired - Fee Related
-
1996
- 1996-05-23 JP JP15165496A patent/JPH098629A/ja not_active Withdrawn
- 1996-06-17 EP EP96470010A patent/EP0750397B1/fr not_active Expired - Lifetime
- 1996-06-17 US US08/666,733 patent/US5796297A/en not_active Expired - Lifetime
- 1996-06-17 DE DE69611325T patent/DE69611325T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044276A (ja) * | 2007-08-07 | 2009-02-26 | Nec Electronics Corp | 双方向スイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2735927A1 (fr) | 1996-12-27 |
| DE69611325D1 (de) | 2001-02-01 |
| EP0750397B1 (fr) | 2000-12-27 |
| DE69611325T2 (de) | 2001-05-23 |
| EP0750397A1 (fr) | 1996-12-27 |
| FR2735927B1 (fr) | 1997-08-01 |
| US5796297A (en) | 1998-08-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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