JPH098653A - 位相検出装置および方法 - Google Patents
位相検出装置および方法Info
- Publication number
- JPH098653A JPH098653A JP7149297A JP14929795A JPH098653A JP H098653 A JPH098653 A JP H098653A JP 7149297 A JP7149297 A JP 7149297A JP 14929795 A JP14929795 A JP 14929795A JP H098653 A JPH098653 A JP H098653A
- Authority
- JP
- Japan
- Prior art keywords
- phase detection
- signal
- detection result
- phase
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相検出装置において、ジッタを低減し、信
頼性を向上させることができるようにする。 【構成】 位相比較器１より、そこに入力された入力信
号と、ＶＣＯ３からの入力信号の位相差に比例した誤差
信号が出力され、ＡＰＬ１１に供給される。ＡＰＬは、
位相比較器１からの誤差信号と、ループフィルタ２から
の出力信号に基づいて、位相比較器１から入力された誤
差信号のうち、所定の基準範囲内にある誤差信号のみを
選択的にループフィルタ２に出力する。ＶＣＯ３は、ル
ープフィルタ２からの入力信号に対応した周波数の信号
を出力し、位相比較器１に供給する。
頼性を向上させることができるようにする。 【構成】 位相比較器１より、そこに入力された入力信
号と、ＶＣＯ３からの入力信号の位相差に比例した誤差
信号が出力され、ＡＰＬ１１に供給される。ＡＰＬは、
位相比較器１からの誤差信号と、ループフィルタ２から
の出力信号に基づいて、位相比較器１から入力された誤
差信号のうち、所定の基準範囲内にある誤差信号のみを
選択的にループフィルタ２に出力する。ＶＣＯ３は、ル
ープフィルタ２からの入力信号に対応した周波数の信号
を出力し、位相比較器１に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、位相検出装置および方
法に関し、例えば、外部クロック型記録装置等に用いて
好適な位相検出装置および方法に関する。
法に関し、例えば、外部クロック型記録装置等に用いて
好適な位相検出装置および方法に関する。
【０００２】
【従来の技術】図３は、従来のデジタル位相同期ループ
（ＤＰＬＬ：Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）の一例の構成を示すブロック図である。
位相比較器１は、２つの入力信号の位相差に比例した誤
差電圧を出力するようになされている。ループフィルタ
２は、入力信号のうち、高周波信号を遮断し、低周波信
号のみ通過させ、ＤＰＬＬによって追跡すべき信号成分
だけを選択的に通過させるようになされている。電圧制
御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｏｓｃｉｌｌａｔｏｒ）３は、ループフィルタ２
より供給された信号（制御電圧）に基づいて、所定の周
波数で発振するようになされている。
（ＤＰＬＬ：Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）の一例の構成を示すブロック図である。
位相比較器１は、２つの入力信号の位相差に比例した誤
差電圧を出力するようになされている。ループフィルタ
２は、入力信号のうち、高周波信号を遮断し、低周波信
号のみ通過させ、ＤＰＬＬによって追跡すべき信号成分
だけを選択的に通過させるようになされている。電圧制
御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌ
ｅｄ Ｏｓｃｉｌｌａｔｏｒ）３は、ループフィルタ２
より供給された信号（制御電圧）に基づいて、所定の周
波数で発振するようになされている。
【０００３】入力信号とＶＣＯ３からの出力信号が位相
比較器１に入力されると、それらの信号の位相差に対応
する誤差電圧が出力される。出力された誤差電圧は、ル
ープフィルタ２に供給され、そこで、ＤＰＬＬによって
追跡されるべき成分だけが選択的に通過され、制御電圧
としてＶＣＯ３に供給される。従って、ノイズのような
望ましくない成分は除去されることになる。次に、ＶＣ
Ｏ３は、そこに供給された制御電圧に基づいて、所定の
周波数の信号を発生し、出力する。
比較器１に入力されると、それらの信号の位相差に対応
する誤差電圧が出力される。出力された誤差電圧は、ル
ープフィルタ２に供給され、そこで、ＤＰＬＬによって
追跡されるべき成分だけが選択的に通過され、制御電圧
としてＶＣＯ３に供給される。従って、ノイズのような
望ましくない成分は除去されることになる。次に、ＶＣ
Ｏ３は、そこに供給された制御電圧に基づいて、所定の
周波数の信号を発生し、出力する。
【０００４】ＤＰＬＬは、入力信号の周波数とＶＣＯ３
の発振周波数が異なる場合、ＶＣＯ３の発振周波数が入
力信号の周波数と一致するように動作する。そして、最
終的にこれらの信号の周波数が一致して定常状態となる
（ロックする）。
の発振周波数が異なる場合、ＶＣＯ３の発振周波数が入
力信号の周波数と一致するように動作する。そして、最
終的にこれらの信号の周波数が一致して定常状態となる
（ロックする）。
【０００５】
【発明が解決しようとする課題】しかしながら、実際の
ＤＰＬＬにおいては、入力信号の望ましくない成分を全
て除去することはできず、望ましくない残留成分が通過
するため、ＤＰＬＬの出力信号によって、追跡すべき信
号の回りにジッタが生じ、このジッタが大きすぎる場合
には、ＤＰＬＬの同期が失われる場合がある課題があっ
た。
ＤＰＬＬにおいては、入力信号の望ましくない成分を全
て除去することはできず、望ましくない残留成分が通過
するため、ＤＰＬＬの出力信号によって、追跡すべき信
号の回りにジッタが生じ、このジッタが大きすぎる場合
には、ＤＰＬＬの同期が失われる場合がある課題があっ
た。
【０００６】本発明はこのような状況に鑑みてなされた
ものであり、位相比較器からの誤差信号の異常変化を検
出し、この誤差信号を除去することによって、入力信号
の望ましくない成分の通過を抑制し、ジッタを減少さ
せ、信頼性を向上させることができるようにするもので
ある。
ものであり、位相比較器からの誤差信号の異常変化を検
出し、この誤差信号を除去することによって、入力信号
の望ましくない成分の通過を抑制し、ジッタを減少さ
せ、信頼性を向上させることができるようにするもので
ある。
【０００７】
【課題を解決するための手段】請求項１に記載の位相検
出装置は、タイミング基準であるクロックマークの再生
波形の位相を検出するＤＰＬＬからなる位相検出装置に
おいて、クロックマークの所定のものの再生波形の位相
検出結果が異常値であるか否かを判定する判定手段と、
判定手段により、位相検出結果が異常値であると判定さ
れた場合、位相検出結果を、過去の位相検出結果に基づ
いて演算された演算値によって置き換える置換手段とを
備えることを特徴とする。
出装置は、タイミング基準であるクロックマークの再生
波形の位相を検出するＤＰＬＬからなる位相検出装置に
おいて、クロックマークの所定のものの再生波形の位相
検出結果が異常値であるか否かを判定する判定手段と、
判定手段により、位相検出結果が異常値であると判定さ
れた場合、位相検出結果を、過去の位相検出結果に基づ
いて演算された演算値によって置き換える置換手段とを
備えることを特徴とする。
【０００８】過去の位相検出結果を記憶する記憶手段
と、記憶手段により記憶された過去の位相検出結果に基
づいて、演算値を所定の方法により演算する演算手段と
をさらに設けるようにすることができる。
と、記憶手段により記憶された過去の位相検出結果に基
づいて、演算値を所定の方法により演算する演算手段と
をさらに設けるようにすることができる。
【０００９】置換手段は、ＤＰＬＬがロック状態である
とき、位相検出結果を、演算値によって置き換えるよう
にすることができる。
とき、位相検出結果を、演算値によって置き換えるよう
にすることができる。
【００１０】請求項４に記載の位相検出方法は、タイミ
ング基準であるクロックマークの再生波形の位相を検出
するＤＰＬＬからなる位相検出方法において、クロック
マークの所定のものの再生波形の位相検出結果が異常値
であるか否かを判定し、位相検出結果が異常値であると
判定された場合、位相検出結果を過去の位相検出結果に
基づいて演算された所定の演算値で置き換えることを特
徴とする。
ング基準であるクロックマークの再生波形の位相を検出
するＤＰＬＬからなる位相検出方法において、クロック
マークの所定のものの再生波形の位相検出結果が異常値
であるか否かを判定し、位相検出結果が異常値であると
判定された場合、位相検出結果を過去の位相検出結果に
基づいて演算された所定の演算値で置き換えることを特
徴とする。
【００１１】ＤＰＬＬがロック状態であるとき、位相検
出結果を、演算値によって置き換えるようにすることが
できる。
出結果を、演算値によって置き換えるようにすることが
できる。
【００１２】
【作用】請求項１に記載の位相検出装置においては、判
定手段により、クロックマークの所定のものの再生波形
の位相検出結果が異常値であるか否かが判定され、判定
手段により、位相検出結果が異常値であると判定された
場合、置換手段により、この位相検出結果が、過去の位
相検出結果に基づいて演算された所定の演算値で置き換
えられる。従って、異常な位相検出結果を除去すること
ができる。
定手段により、クロックマークの所定のものの再生波形
の位相検出結果が異常値であるか否かが判定され、判定
手段により、位相検出結果が異常値であると判定された
場合、置換手段により、この位相検出結果が、過去の位
相検出結果に基づいて演算された所定の演算値で置き換
えられる。従って、異常な位相検出結果を除去すること
ができる。
【００１３】請求項４に記載の位相検出方法において
は、クロックマークの所定のものの再生波形の位相検出
結果が異常値であるか否かが判定され、位相検出結果が
異常値であると判定された場合、位相検出結果が過去の
位相検出結果に基づいて演算された所定の演算値で置き
換えられる。従って、異常な位相検出結果を除去するこ
とができる。
は、クロックマークの所定のものの再生波形の位相検出
結果が異常値であるか否かが判定され、位相検出結果が
異常値であると判定された場合、位相検出結果が過去の
位相検出結果に基づいて演算された所定の演算値で置き
換えられる。従って、異常な位相検出結果を除去するこ
とができる。
【００１４】
【実施例】図１は、本発明の位相検出装置に適用される
デジタル位相同期ループ（ＤＰＬＬ）の一実施例の構成
を示すブロック図である。この実施例においては、図３
に示した従来の実施例において、位相比較器１とループ
フィルタ２の間に、適応型位相リミッタ（ＡＰＬ：Ａｄ
ａｐｔｉｖｅ Ｐｈａｓｅ Ｌｉｍｉｔｅｒ）１１が設
けられている。ＡＰＬ１１は、位相比較器１から供給さ
れる誤差電圧の異常変化を検出し、これをキャンセルす
るようになされている。
デジタル位相同期ループ（ＤＰＬＬ）の一実施例の構成
を示すブロック図である。この実施例においては、図３
に示した従来の実施例において、位相比較器１とループ
フィルタ２の間に、適応型位相リミッタ（ＡＰＬ：Ａｄ
ａｐｔｉｖｅ Ｐｈａｓｅ Ｌｉｍｉｔｅｒ）１１が設
けられている。ＡＰＬ１１は、位相比較器１から供給さ
れる誤差電圧の異常変化を検出し、これをキャンセルす
るようになされている。
【００１５】その他の構成および動作は、従来の場合と
基本的に同様であるので、その説明は省略する。
基本的に同様であるので、その説明は省略する。
【００１６】図２は、ＡＰＬ１１の詳細な構成を示すブ
ロック図である。コンパレータ２１（判定手段）は、例
えば論理回路より構成され、位相比較器１から出力され
る誤差電圧（ｐｈｓ［ｋＴ］（ここで、ｋＴは時刻
（ｔ）であり（ｔ＝ｋＴ）、ｋは整数、Ｔは誤差電圧の
更新周期を表す））と、ループフィルタ２からのＶＣＯ
３に対する制御電圧（ｖｃｏ（ｔ））が入力されると、
これらに基づいて、所定の信号（ｏｕｔ）を出力するよ
うになされている。
ロック図である。コンパレータ２１（判定手段）は、例
えば論理回路より構成され、位相比較器１から出力され
る誤差電圧（ｐｈｓ［ｋＴ］（ここで、ｋＴは時刻
（ｔ）であり（ｔ＝ｋＴ）、ｋは整数、Ｔは誤差電圧の
更新周期を表す））と、ループフィルタ２からのＶＣＯ
３に対する制御電圧（ｖｃｏ（ｔ））が入力されると、
これらに基づいて、所定の信号（ｏｕｔ）を出力するよ
うになされている。
【００１７】コントローラ２２は、コンパレータ２１か
らの信号（ｏｕｔ）と、図示せぬ外部回路（ＤＰＬＬロ
ック検出器）からの信号（ｌｏｃｋｅｄ）を入力し、そ
れらに対応して所定のセレクト信号（ｓｅｌ＿ｃｏｎ）
を出力する。
らの信号（ｏｕｔ）と、図示せぬ外部回路（ＤＰＬＬロ
ック検出器）からの信号（ｌｏｃｋｅｄ）を入力し、そ
れらに対応して所定のセレクト信号（ｓｅｌ＿ｃｏｎ）
を出力する。
【００１８】セレクタ２３（置換手段）には、位相比較
器１からの誤差電圧（ｐｈｓ［ｋＴ］）と、後述する加
算器２６（演算手段）からの出力信号（ｐｈｓ＿ｂｕｐ
［ｋＴ］）が入力され、コントローラ２２からのセレク
ト信号（ｓｅｌ＿ｃｏｎ）に基づいて、信号ｐｈｓ［ｋ
Ｔ］または信号ｐｈｓ＿ｂｕｐ［ｋＴ］のいずれか１つ
を、選択的に、出力信号ｐｈｓｃ［ｋＴ］として出力す
るようになされている。
器１からの誤差電圧（ｐｈｓ［ｋＴ］）と、後述する加
算器２６（演算手段）からの出力信号（ｐｈｓ＿ｂｕｐ
［ｋＴ］）が入力され、コントローラ２２からのセレク
ト信号（ｓｅｌ＿ｃｏｎ）に基づいて、信号ｐｈｓ［ｋ
Ｔ］または信号ｐｈｓ＿ｂｕｐ［ｋＴ］のいずれか１つ
を、選択的に、出力信号ｐｈｓｃ［ｋＴ］として出力す
るようになされている。
【００１９】記憶素子２４ａ（記憶手段）は、セレクタ
２３からの出力信号ｐｈｓｃ［ｋＴ］を記憶し、時間Ｔ
だけ経過後に、セレクタ２３からの出力信号ｐｈｓｃ
［ｋＴ］が供給されるまで保持するようになされてい
る。出力信号ｐｈｓｃ［ｋＴ］は、時間Ｔだけ経過後、
ｐｈｓｃ［（ｋ−１）Ｔ］と表される。
２３からの出力信号ｐｈｓｃ［ｋＴ］を記憶し、時間Ｔ
だけ経過後に、セレクタ２３からの出力信号ｐｈｓｃ
［ｋＴ］が供給されるまで保持するようになされてい
る。出力信号ｐｈｓｃ［ｋＴ］は、時間Ｔだけ経過後、
ｐｈｓｃ［（ｋ−１）Ｔ］と表される。
【００２０】セレクタ２３から次の出力信号ｐｈｓｃ
［ｋＴ］が供給されると、それを記憶するとともに、そ
れまで保持していた信号ｐｈｓｃ［（ｋ−１）Ｔ］を乗
算器２５ａ（演算手段）に供給するとともに、記憶素子
２４ｂ（記憶手段）にも供給する。
［ｋＴ］が供給されると、それを記憶するとともに、そ
れまで保持していた信号ｐｈｓｃ［（ｋ−１）Ｔ］を乗
算器２５ａ（演算手段）に供給するとともに、記憶素子
２４ｂ（記憶手段）にも供給する。
【００２１】記憶素子２４ｂは、記憶素子２４ａから供
給された信号ｐｈｓｃ［（ｋ−１）Ｔ］を記憶し、時間
Ｔだけ経過後に、記憶素子２４ａから次の信号ｐｈｓｃ
［（ｋ−２）Ｔ］が供給されるまで保持する。時間Ｔだ
け経過後に、記憶素子２４ａから信号ｐｈｓｃ［（ｋ−
２）Ｔ］が供給されたとき、それを記憶する。
給された信号ｐｈｓｃ［（ｋ−１）Ｔ］を記憶し、時間
Ｔだけ経過後に、記憶素子２４ａから次の信号ｐｈｓｃ
［（ｋ−２）Ｔ］が供給されるまで保持する。時間Ｔだ
け経過後に、記憶素子２４ａから信号ｐｈｓｃ［（ｋ−
２）Ｔ］が供給されたとき、それを記憶する。
【００２２】さらに、時間Ｔだけ経過すると、記憶素子
２４ａは、保持していた信号ｐｈｓ［（ｋ−１）Ｔ］を
乗算器２５ａに供給するとともに、記憶素子２４ｂにも
供給する。記憶素子２４ｂは、記憶素子２４ａからの信
号ｐｈｓ［（ｋ−１）Ｔ］が供給されると、それまで保
持していた信号ｐｈｓｃ［（ｋ−２）Ｔ］を乗算器２５
ｂ（演算手段）に供給するようになされている。
２４ａは、保持していた信号ｐｈｓ［（ｋ−１）Ｔ］を
乗算器２５ａに供給するとともに、記憶素子２４ｂにも
供給する。記憶素子２４ｂは、記憶素子２４ａからの信
号ｐｈｓ［（ｋ−１）Ｔ］が供給されると、それまで保
持していた信号ｐｈｓｃ［（ｋ−２）Ｔ］を乗算器２５
ｂ（演算手段）に供給するようになされている。
【００２３】乗算器２５ａは、記憶素子２４ａからの信
号ｐｈｓｃ［（ｋ−１）Ｔ］に所定の係数ａ1を乗算
し、出力する。乗算器２５ｂは、記憶素子２４ｂからの
信号ｐｈｓｃ［（ｋー２）Ｔ］に所定の係数ａ2を乗算
し、出力するようになされている。
号ｐｈｓｃ［（ｋ−１）Ｔ］に所定の係数ａ1を乗算
し、出力する。乗算器２５ｂは、記憶素子２４ｂからの
信号ｐｈｓｃ［（ｋー２）Ｔ］に所定の係数ａ2を乗算
し、出力するようになされている。
【００２４】加算器２６は、乗算器２５ａからの乗算結
果、ａ1×ｐｈｓｃ［（ｋ−１）Ｔ］と、乗算器２５ｂ
からの乗算結果、ａ2×ｐｈｓｃ［（ｋ−２）Ｔ］を加
算し、信号ｐｈｓ＿ｂｕｐ［ｋＴ］として出力するよう
になされている。
果、ａ1×ｐｈｓｃ［（ｋ−１）Ｔ］と、乗算器２５ｂ
からの乗算結果、ａ2×ｐｈｓｃ［（ｋ−２）Ｔ］を加
算し、信号ｐｈｓ＿ｂｕｐ［ｋＴ］として出力するよう
になされている。
【００２５】次に、その動作について説明する。コンパ
レータ２１に、位相比較器１から出力される誤差電圧
（ｐｈｓ［ｋＴ］）と、ループフィルタ２からの出力信
号（ｖｃｏ（ｔ））が入力されると、コンパレータ２１
は、誤差電圧（ｐｈｓ［ｋＴ］）と、スケーリングを施
したループフィルタ２からの出力信号（（１／（Ｌｐｆ
＿ｇａｉｎ））×ｖｃｏ［ｋＴ］）を比較し、両者の値
があまりにも異なる場合、すなわち、次の式１で表され
る条件を満たす場合、誤差電圧（ｐｈｓ［ｋＴ］）の値
は異常であると判定し、例えば、値１に対応する信号
（ｏｕｔ）をコントローラ２２に出力する。例えば、ノ
イズバーストが生じた場合や、媒体に欠陥がある場合、
誤差電圧は異常な値を示す。
レータ２１に、位相比較器１から出力される誤差電圧
（ｐｈｓ［ｋＴ］）と、ループフィルタ２からの出力信
号（ｖｃｏ（ｔ））が入力されると、コンパレータ２１
は、誤差電圧（ｐｈｓ［ｋＴ］）と、スケーリングを施
したループフィルタ２からの出力信号（（１／（Ｌｐｆ
＿ｇａｉｎ））×ｖｃｏ［ｋＴ］）を比較し、両者の値
があまりにも異なる場合、すなわち、次の式１で表され
る条件を満たす場合、誤差電圧（ｐｈｓ［ｋＴ］）の値
は異常であると判定し、例えば、値１に対応する信号
（ｏｕｔ）をコントローラ２２に出力する。例えば、ノ
イズバーストが生じた場合や、媒体に欠陥がある場合、
誤差電圧は異常な値を示す。
【００２６】 ｜ｐｈｓ［ｋＴ］−（１／（Ｌｐｆ＿ｇａｉｎ））×ｖｃｏ［ｋＴ］｜ ≧Ｒｎｇ （式１）
【００２７】式１において、定数Ｌｐｆ＿ｇａｉｎは、
それに基づいたスケーリングによって、信号ｖｃｏ［ｋ
Ｔ］が、誤差電圧のレベルに戻されるようなループフィ
ルタ直流利得であり、定数Ｒｎｇは、設計者によって選
択された所定の範囲の限界値である。
それに基づいたスケーリングによって、信号ｖｃｏ［ｋ
Ｔ］が、誤差電圧のレベルに戻されるようなループフィ
ルタ直流利得であり、定数Ｒｎｇは、設計者によって選
択された所定の範囲の限界値である。
【００２８】式１の条件を満たす場合、すなわち、誤差
電圧（ｐｈｓ［ｋＴ］）の値が異常であると判定された
場合、コンパレータ２１からは、例えば、値１に対応す
る信号（ｏｕｔ）が出力され、式１の条件を満たさない
場合、すなわち、次の式２の条件を満たし、誤差電圧の
値が正常であると判定された場合、誤差電圧（ｐｈｓ
［ｋＴ］）の値は正常であるとされ、例えば、値０に対
応する信号（ｏｕｔ）が出力され、コントローラ２２に
供給される。
電圧（ｐｈｓ［ｋＴ］）の値が異常であると判定された
場合、コンパレータ２１からは、例えば、値１に対応す
る信号（ｏｕｔ）が出力され、式１の条件を満たさない
場合、すなわち、次の式２の条件を満たし、誤差電圧の
値が正常であると判定された場合、誤差電圧（ｐｈｓ
［ｋＴ］）の値は正常であるとされ、例えば、値０に対
応する信号（ｏｕｔ）が出力され、コントローラ２２に
供給される。
【００２９】 ｜ｐｈｓ［ｋＴ］−（１／（Ｌｐｆ＿ｇａｉｎ））×ｖｃｏ［ｋＴ］｜ ＜Ｒｎｇ （式２）
【００３０】コントローラ２２においては、コンパレー
タ２１からの出力信号（ｏｕｔ）と、ＤＰＬＬロック検
出器からの出力信号（ｌｏｃｋｅｄ）に基づいて、セレ
クタ２３を制御するためのセレクト信号（ｓｅｌ＿ｃｏ
ｎ）が発生され、セレクタ２３に供給される。ここで、
ＤＰＬＬロック検出器からの出力信号（ｌｏｃｋｅｄ）
は、ＤＰＬＬがロックされていない捕捉（Ｃａｐｔｕｒ
ｅ）モードのとき、値０に対応するデジタル信号とさ
れ、ＤＰＬＬがロックされたトラッキング（Ｔｒａｃｋ
ｉｎｇ）モードのとき、値１に対応するデジタル信号と
される。
タ２１からの出力信号（ｏｕｔ）と、ＤＰＬＬロック検
出器からの出力信号（ｌｏｃｋｅｄ）に基づいて、セレ
クタ２３を制御するためのセレクト信号（ｓｅｌ＿ｃｏ
ｎ）が発生され、セレクタ２３に供給される。ここで、
ＤＰＬＬロック検出器からの出力信号（ｌｏｃｋｅｄ）
は、ＤＰＬＬがロックされていない捕捉（Ｃａｐｔｕｒ
ｅ）モードのとき、値０に対応するデジタル信号とさ
れ、ＤＰＬＬがロックされたトラッキング（Ｔｒａｃｋ
ｉｎｇ）モードのとき、値１に対応するデジタル信号と
される。
【００３１】セレクト信号（ｓｅｌ＿ｃｏｎ）の値は、
次の式で表される。
次の式で表される。
【００３２】 ｓｅｌ＿ｃｏｎ＝ｌｏｃｋｅｄ ＡＮＤ ｏｕｔ （式３）
【００３３】すなわち、コントローラ２２は、論理回路
より構成され、信号（ｌｏｃｋｅｄ）と信号（ｏｕｔ）
が双方ともに値１に対応するデジタル信号であるとき、
値１に対応するセレクト信号（ｓｅｌ＿ｃｏｎ）を出力
する。その他の場合、値０に対応するセレクト信号（ｓ
ｅｌ＿ｃｏｎ）を出力する。
より構成され、信号（ｌｏｃｋｅｄ）と信号（ｏｕｔ）
が双方ともに値１に対応するデジタル信号であるとき、
値１に対応するセレクト信号（ｓｅｌ＿ｃｏｎ）を出力
する。その他の場合、値０に対応するセレクト信号（ｓ
ｅｌ＿ｃｏｎ）を出力する。
【００３４】ＤＰＬＬロック検出器からの出力信号（ｌ
ｏｃｋｅｄ）が、値０に対応するデジタル信号（捕捉モ
ード）である場合、ＡＰＬ１１はアイドル状態にあり、
位相比較器１からの入力信号ｐｈｓをそのまま、出力信
号ｐｈｓｃとして出力する。すなわち、コントローラ２
２に値０に対応するデジタル信号（ｌｏｃｋｅｄ）が入
力された場合、式３より、コントローラ２２は、値０に
対応するセレクト信号（ｓｅｌ＿ｃｏｎ）を発生し、セ
レクタ２３に供給する。
ｏｃｋｅｄ）が、値０に対応するデジタル信号（捕捉モ
ード）である場合、ＡＰＬ１１はアイドル状態にあり、
位相比較器１からの入力信号ｐｈｓをそのまま、出力信
号ｐｈｓｃとして出力する。すなわち、コントローラ２
２に値０に対応するデジタル信号（ｌｏｃｋｅｄ）が入
力された場合、式３より、コントローラ２２は、値０に
対応するセレクト信号（ｓｅｌ＿ｃｏｎ）を発生し、セ
レクタ２３に供給する。
【００３５】値０に対応するセレクト信号（ｓｅｌ＿ｃ
ｏｎ）が供給されたセレクタ２３は、位相比較器１から
の入力信号（ｐｈｓ［ｋＴ］）を、所定のタイミングで
そのまま出力信号ｐｈｓｃ［（ｋ＋１）Ｔ］として出力
する。
ｏｎ）が供給されたセレクタ２３は、位相比較器１から
の入力信号（ｐｈｓ［ｋＴ］）を、所定のタイミングで
そのまま出力信号ｐｈｓｃ［（ｋ＋１）Ｔ］として出力
する。
【００３６】従って、この場合、ＡＰＬ１１の時刻ｔ
（＝ｋＴ）における入力信号と誤差電圧更新周期分の時
間（Ｔ）だけ経過後の時刻（ｔ＋Ｔ）における出力信号
との関係は、次の式４のように表される。
（＝ｋＴ）における入力信号と誤差電圧更新周期分の時
間（Ｔ）だけ経過後の時刻（ｔ＋Ｔ）における出力信号
との関係は、次の式４のように表される。
【００３７】 ｐｈｓｃ［（ｋ＋１）Ｔ］＝ｐｈｓ［ｋＴ］（ただし、ｌｏｃｋｅｄ＝０） （式４）
【００３８】一方、ＤＰＬＬロック検出器からの出力信
号（ｌｏｃｋｅｄ）が、値１（トラッキングモード）に
対応するデジタル信号である場合、ＡＰＬ１１は、アク
ティブ状態にある。このとき、位相比較器１より入力さ
れる誤差電圧（ｐｈｓ［ｋＴ］）が異常であると判定さ
れた場合、すなわち、コンパレータ２１からの入力信号
（ｏｕｔ）の値が１である場合、式３より、コントロー
ラ２２は、値１に対応するセレクト信号（ｓｅｌ＿ｃｏ
ｎ）を発生し、セレクタ２３に供給する。
号（ｌｏｃｋｅｄ）が、値１（トラッキングモード）に
対応するデジタル信号である場合、ＡＰＬ１１は、アク
ティブ状態にある。このとき、位相比較器１より入力さ
れる誤差電圧（ｐｈｓ［ｋＴ］）が異常であると判定さ
れた場合、すなわち、コンパレータ２１からの入力信号
（ｏｕｔ）の値が１である場合、式３より、コントロー
ラ２２は、値１に対応するセレクト信号（ｓｅｌ＿ｃｏ
ｎ）を発生し、セレクタ２３に供給する。
【００３９】セレクタ２３は、値１に対応するセレクト
信号（ｓｅｌ＿ｃｏｎ）が供給されたとき、位相比較器
１から入力された誤差電圧（ｐｈｓ［ｋＴ］）の代わり
に、次の式３で表される加算器２６から入力された信号
（ｐｈｓ＿ｂｕｐ［ｋＴ］）を出力する。すなわち、誤
差電圧ｐｈｓ［ｋＴ］は、次の式５に示すように、異常
でない過去のｎ個の誤差電圧ｐｈｓｃ［（ｋ−ｉ）Ｔ］
（ｉ＝１，２，．．．，ｎ）のそれぞれに、定数ａ
i（ｉ＝１，２，．．．，ｎ）による重み付けを施した
ものの平均（ｐｈｓ＿ｂｕｐ［ｋＴ］）によって置き換
えられる。
信号（ｓｅｌ＿ｃｏｎ）が供給されたとき、位相比較器
１から入力された誤差電圧（ｐｈｓ［ｋＴ］）の代わり
に、次の式３で表される加算器２６から入力された信号
（ｐｈｓ＿ｂｕｐ［ｋＴ］）を出力する。すなわち、誤
差電圧ｐｈｓ［ｋＴ］は、次の式５に示すように、異常
でない過去のｎ個の誤差電圧ｐｈｓｃ［（ｋ−ｉ）Ｔ］
（ｉ＝１，２，．．．，ｎ）のそれぞれに、定数ａ
i（ｉ＝１，２，．．．，ｎ）による重み付けを施した
ものの平均（ｐｈｓ＿ｂｕｐ［ｋＴ］）によって置き換
えられる。
【００４０】
【数１】
【００４１】また、代わりに、次の式６で表されるよう
な、それ自体、実際に過去の誤差電圧の平均値であるよ
うな他の値によって置き換えるようにすることも可能で
ある。
な、それ自体、実際に過去の誤差電圧の平均値であるよ
うな他の値によって置き換えるようにすることも可能で
ある。
【００４２】 （１／（Ｌｐｆ＿ｇａｉｎ））×ｖｃｏ［ｋＴ］ （式６）
【００４３】さらに、別の動作モードの場合、過去の誤
差電圧の異常な値も含む誤差電圧ｐｈｓ［ｋＴ］の平均
値を利用することも可能である。これら全てのアプロー
チは、ＤＰＬＬの応答速度、許容されるジッタ量、およ
び回路の複雑さの間における様々なトレード・オフの一
例である。
差電圧の異常な値も含む誤差電圧ｐｈｓ［ｋＴ］の平均
値を利用することも可能である。これら全てのアプロー
チは、ＤＰＬＬの応答速度、許容されるジッタ量、およ
び回路の複雑さの間における様々なトレード・オフの一
例である。
【００４４】このようにして、誤差電圧の変化傾向が継
続するものと予測して、廃棄した誤差電圧は、誤差電圧
のヒストリ（過去の誤差電圧の重み付け平均）と置き換
えられる。従って、ＡＰＬ１１のアクティブモード（ｌ
ｏｃｋｅｄ＝１）における動作は、次のように、分析的
に表すことができる。
続するものと予測して、廃棄した誤差電圧は、誤差電圧
のヒストリ（過去の誤差電圧の重み付け平均）と置き換
えられる。従って、ＡＰＬ１１のアクティブモード（ｌ
ｏｃｋｅｄ＝１）における動作は、次のように、分析的
に表すことができる。
【００４５】ｌｏｃｋｅｄ＝１において、 ｜ｐｈｓ［ｋＴ］−（１／（Ｌｐｆ＿ｇａｉｎ））×ｖ
ｃｏ［ｋＴ］｜＞Ｒｎｇのとき、
ｃｏ［ｋＴ］｜＞Ｒｎｇのとき、
【数２】
【００４６】ｌｏｃｋｅｄ＝１において、 ｜ｐｈｓ［ｋＴ］−（１／（Ｌｐｆ＿ｇａｉｎ））×ｖ
ｃｏ［ｋＴ］｜≦Ｒｎｇのとき、 ｐｈｓｃ［（ｋ＋１）Ｔ］＝ｐｈｓ［ｋＴ］ （式８）
ｃｏ［ｋＴ］｜≦Ｒｎｇのとき、 ｐｈｓｃ［（ｋ＋１）Ｔ］＝ｐｈｓ［ｋＴ］ （式８）
【００４７】式４、式７、および式８によって、ＡＰＬ
１１の動作が完全に定義される。
１１の動作が完全に定義される。
【００４８】次に、上述した式５または式７で表される
入力信号の置き換えが行われるときの動作について図２
を参照して詳細に説明する。図２は、ｎ＝２の場合のＡ
ＰＬ１１の構成を示している。
入力信号の置き換えが行われるときの動作について図２
を参照して詳細に説明する。図２は、ｎ＝２の場合のＡ
ＰＬ１１の構成を示している。
【００４９】現在の時刻ｔ＝ｋＴ（ここで、ｋは任意の
整数、Ｔは誤差電圧更新期間）としたとき、セレクタ２
３からの出力信号ｐｈｓｃ［（ｋ−１）Ｔ］（ここで、
時刻ｔ＝（ｋ−１）Ｔは、信号ｐｈｓｃ［（ｋ−１）
Ｔ］が、現在の時刻ｔ＝ｋＴを基準としたとき、誤差電
圧更新期間Ｔだけ前の時刻（ｋ−１）Ｔにおける出力信
号であることを示している）は、記憶素子２４ａに供給
され、記憶される。
整数、Ｔは誤差電圧更新期間）としたとき、セレクタ２
３からの出力信号ｐｈｓｃ［（ｋ−１）Ｔ］（ここで、
時刻ｔ＝（ｋ−１）Ｔは、信号ｐｈｓｃ［（ｋ−１）
Ｔ］が、現在の時刻ｔ＝ｋＴを基準としたとき、誤差電
圧更新期間Ｔだけ前の時刻（ｋ−１）Ｔにおける出力信
号であることを示している）は、記憶素子２４ａに供給
され、記憶される。
【００５０】次に、誤差電圧更新期間Ｔだけ経過後、記
憶素子２４ａに保持された信号ｐｈｓｃ［（ｋ−２）
Ｔ］（ここで、時刻ｔ＝（ｋ−２）Ｔは、信号ｐｈｓｃ
［（ｋ−２）Ｔ］が、現在の時刻ｔ＝ｋＴを基準とした
とき、時間（２×Ｔ）だけ前の時刻（ｋ−２）Ｔにおけ
る出力信号であることを示している）は、記憶素子２４
ｂに供給され、記憶される。
憶素子２４ａに保持された信号ｐｈｓｃ［（ｋ−２）
Ｔ］（ここで、時刻ｔ＝（ｋ−２）Ｔは、信号ｐｈｓｃ
［（ｋ−２）Ｔ］が、現在の時刻ｔ＝ｋＴを基準とした
とき、時間（２×Ｔ）だけ前の時刻（ｋ−２）Ｔにおけ
る出力信号であることを示している）は、記憶素子２４
ｂに供給され、記憶される。
【００５１】記憶素子２４ａに記憶された信号ｐｈｓ
［（ｋ−１）Ｔ］は乗算器２５ａに供給され、所定の係
数ａ1と乗算された後、加算器２６に供給される。一
方、記憶素子２４ｂに記憶された信号ｐｈｓ［（ｋ−
２）Ｔ］は、乗算器２５ｂに供給され、所定の係数ａ2
と乗算された後、加算器２６に供給される。
［（ｋ−１）Ｔ］は乗算器２５ａに供給され、所定の係
数ａ1と乗算された後、加算器２６に供給される。一
方、記憶素子２４ｂに記憶された信号ｐｈｓ［（ｋ−
２）Ｔ］は、乗算器２５ｂに供給され、所定の係数ａ2
と乗算された後、加算器２６に供給される。
【００５２】加算器２６においては、乗算器２５ａから
の乗算結果と、乗算器２５ｂからの乗算結果とが加算さ
れ、次の式９で表される加算結果（ｐｈｓ＿ｂｕｐ［ｋ
Ｔ］）がセレクタ２３に供給される。
の乗算結果と、乗算器２５ｂからの乗算結果とが加算さ
れ、次の式９で表される加算結果（ｐｈｓ＿ｂｕｐ［ｋ
Ｔ］）がセレクタ２３に供給される。
【００５３】 ｐｈｓ＿ｂｕｐ［ｋＴ］＝（ａ1ｐｈｓｃ［（ｋ−１）Ｔ］ ＋ａ2ｐｈｓｃ［（ｋ−２）Ｔ］）／２ （式９）
【００５４】コントローラ２２からのセレクト信号（ｓ
ｅｌ＿ｃｏｎ）の値が１であるとき、加算器２６より入
力された式９で表される演算結果（ｐｈｓ＿ｂｕｐ［ｋ
Ｔ］）が、信号ｐｈｓｃ［ｋＴ］として選択的に出力さ
れる。
ｅｌ＿ｃｏｎ）の値が１であるとき、加算器２６より入
力された式９で表される演算結果（ｐｈｓ＿ｂｕｐ［ｋ
Ｔ］）が、信号ｐｈｓｃ［ｋＴ］として選択的に出力さ
れる。
【００５５】例えば、係数ａ1およびａ2の値としては、
係数ａ1＝ａ2＝０．５としたり、または係数ａ1＝０．
７、係数ａ2＝０．３とすることができる。通常、過去
の誤差電圧のうち、より新しいものにはより大きい重み
が割り当てられるので、より新しい履歴（ヒストリ）ほ
ど強調される。過去の誤差電圧ｐｈｓ［（ｋ−１）Ｔ］
およびｐｈｓ［（ｋ−２）Ｔ］は、上述したように記憶
素子２４ａ，２４ｂに保持されるから、式９に表される
ような演算を行うことが可能である。
係数ａ1＝ａ2＝０．５としたり、または係数ａ1＝０．
７、係数ａ2＝０．３とすることができる。通常、過去
の誤差電圧のうち、より新しいものにはより大きい重み
が割り当てられるので、より新しい履歴（ヒストリ）ほ
ど強調される。過去の誤差電圧ｐｈｓ［（ｋ−１）Ｔ］
およびｐｈｓ［（ｋ−２）Ｔ］は、上述したように記憶
素子２４ａ，２４ｂに保持されるから、式９に表される
ような演算を行うことが可能である。
【００５６】上述したように、上記実施例においては、
異常な誤差電圧の検出、およびその廃棄を行う。異常な
誤差電圧は、ＤＰＬＬおよびＤＰＬＬの入力信号特性に
よって規定される所定の範囲外のものである。この範囲
は一定ではなく、ＤＰＬＬの動作モード（アイドルモー
ドまたはアクティブモード）、およびＤＰＬＬの入力信
号のドリフトに従って、自動的に更新されるようにする
ことができる。
異常な誤差電圧の検出、およびその廃棄を行う。異常な
誤差電圧は、ＤＰＬＬおよびＤＰＬＬの入力信号特性に
よって規定される所定の範囲外のものである。この範囲
は一定ではなく、ＤＰＬＬの動作モード（アイドルモー
ドまたはアクティブモード）、およびＤＰＬＬの入力信
号のドリフトに従って、自動的に更新されるようにする
ことができる。
【００５７】高速な誤差電圧の変化（例えば、ノイズお
よび他の欠陥の両方または一方によって生じる）は、ル
ープフィルタ２によって完全に除去されるのではなく、
減少するだけであり、従って、ＰＬＬジッタが大きくな
り、同期喪失の確率が高くなる。適応型位相リミッタ
（ＡＰＬ１１）を利用すると、所定の基準値を越える過
度の誤差電圧を完全にキャンセルすることができる。例
えば、強いノイズゴースト、あるいは、クロックマーク
パターンの欠陥により生じる入力信号の望ましくない成
分のいくつかを、非線形に、完全に抑制することができ
る。これにより、ジッタの低減、および信頼性の向上に
関して、ＤＰＬＬの性能を改善することができる。この
方法は、実用的であり、様々なやり方で、経済的に実施
することが可能である。
よび他の欠陥の両方または一方によって生じる）は、ル
ープフィルタ２によって完全に除去されるのではなく、
減少するだけであり、従って、ＰＬＬジッタが大きくな
り、同期喪失の確率が高くなる。適応型位相リミッタ
（ＡＰＬ１１）を利用すると、所定の基準値を越える過
度の誤差電圧を完全にキャンセルすることができる。例
えば、強いノイズゴースト、あるいは、クロックマーク
パターンの欠陥により生じる入力信号の望ましくない成
分のいくつかを、非線形に、完全に抑制することができ
る。これにより、ジッタの低減、および信頼性の向上に
関して、ＤＰＬＬの性能を改善することができる。この
方法は、実用的であり、様々なやり方で、経済的に実施
することが可能である。
【００５８】このように、誤差電圧は、オンラインでそ
のヒストリと比較される。ここで、誤差電圧のヒストリ
は、誤差電圧の過去の値の重み付け平均である。誤差電
圧とそのヒストリとの差が所定の基準値より大きい場
合、おそらく、ノイズバースト、または媒体の欠陥によ
って生じたものであるため、異常とみなされる。従っ
て、異常とみなされた誤差電圧は他の値によって置き換
えられることになる。
のヒストリと比較される。ここで、誤差電圧のヒストリ
は、誤差電圧の過去の値の重み付け平均である。誤差電
圧とそのヒストリとの差が所定の基準値より大きい場
合、おそらく、ノイズバースト、または媒体の欠陥によ
って生じたものであるため、異常とみなされる。従っ
て、異常とみなされた誤差電圧は他の値によって置き換
えられることになる。
【００５９】この置き換えは、単純に、誤差電圧の過去
の値、または過去の誤差電圧の線形組み合わせ、または
異常でない誤差電圧だけによる線形組み合わせ、または
誤差電圧のヒストリによって行うことが可能である。誤
差電圧のヒストリは、上述したように、様々な計算方法
によって求めることができる。例えば、ループフィルタ
２の出力にループフィルタ直流利得の逆数を掛け、ルー
プフィルタ２の出力を誤差電圧のレベルに変換すること
ができる。または、無差別に選択された過去の誤差電圧
の重み付け平均として計算することができる。あるい
は、異常でない誤差電圧だけの重み付け平均として計算
することができる。
の値、または過去の誤差電圧の線形組み合わせ、または
異常でない誤差電圧だけによる線形組み合わせ、または
誤差電圧のヒストリによって行うことが可能である。誤
差電圧のヒストリは、上述したように、様々な計算方法
によって求めることができる。例えば、ループフィルタ
２の出力にループフィルタ直流利得の逆数を掛け、ルー
プフィルタ２の出力を誤差電圧のレベルに変換すること
ができる。または、無差別に選択された過去の誤差電圧
の重み付け平均として計算することができる。あるい
は、異常でない誤差電圧だけの重み付け平均として計算
することができる。
【００６０】なお、上記実施例においては、式５または
式７における変数ｎの値を２とし、これに対応させて、
記憶素子の数、および乗算器の数がそれぞれ２の場合に
ついて説明したが、これに限定されるものではない。
式７における変数ｎの値を２とし、これに対応させて、
記憶素子の数、および乗算器の数がそれぞれ２の場合に
ついて説明したが、これに限定されるものではない。
【００６１】
【発明の効果】請求項１に記載の位相検出装置、および
請求項４に記載の位相検出方法によれば、クロックマー
クの所定のものの再生波形の位相検出結果が異常値であ
るか否かが判定され、位相検出結果が異常値であると判
定された場合、位相検出結果が過去の位相検出結果に基
づいて演算された所定の演算値で置き換えられるように
したので、異常な位相検出結果を除去することができ
る。従って、ジッタを低減し、信頼性を向上させること
ができ、装置の性能を改善することが可能となる。
請求項４に記載の位相検出方法によれば、クロックマー
クの所定のものの再生波形の位相検出結果が異常値であ
るか否かが判定され、位相検出結果が異常値であると判
定された場合、位相検出結果が過去の位相検出結果に基
づいて演算された所定の演算値で置き換えられるように
したので、異常な位相検出結果を除去することができ
る。従って、ジッタを低減し、信頼性を向上させること
ができ、装置の性能を改善することが可能となる。
【図１】本発明の位相検出装置に適用されるＤＰＬＬの
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】図１のＡＰＬ１１の詳細な構成例を示すブロッ
ク図である。
ク図である。
【図３】従来のＤＰＬＬの一例の構成を示すブロック図
である。
である。
１ 位相比較器 ２ ループフィルタ ３ ＶＣＯ １１ ＡＰＬ ２１ コンパレータ（判定手段） ２２ コントローラ ２３ セレクタ（置換手段） ２４ａ，２４ｂ 記憶素子（記憶手段） ２５ａ，２５ｂ 乗算器（演算手段） ２６ 加算器（演算手段）
Claims (5)
- 【請求項１】 タイミング基準であるクロックマークの
再生波形の位相を検出するＤＰＬＬからなる位相検出装
置において、 前記クロックマークの所定のものの再生波形の位相検出
結果が異常値であるか否かを判定する判定手段と、 前記判定手段により、前記位相検出結果が異常値である
と判定された場合、前記位相検出結果を、過去の前記位
相検出結果に基づいて演算された演算値によって置き換
える置換手段とを備えることを特徴とする位相検出装
置。 - 【請求項２】 過去の前記位相検出結果を記憶する記憶
手段と、 前記記憶手段により記憶された過去の前記位相検出結果
に基づいて、前記演算値を所定の方法により演算する演
算手段とをさらに備えることを特徴とする請求項１に記
載の位相検出装置。 - 【請求項３】 前記置換手段は、前記ＤＰＬＬがロック
状態のとき、前記位相検出結果を、前記演算値によって
置き換えることを特徴とする請求項１に記載の位相検出
装置。 - 【請求項４】 タイミング基準であるクロックマークの
再生波形の位相を検出するＤＰＬＬからなる位相検出方
法において、 前記クロックマークの所定のものの再生波形の位相検出
結果が異常値であるか否かを判定し、 前記位相検出結果が異常値であると判定された場合、前
記位相検出結果を過去の前記位相検出結果に基づいて演
算された所定の演算値で置き換えることを特徴とする位
相検出方法。 - 【請求項５】 前記ＤＰＬＬがロック状態であるとき、
前記位相検出結果を、前記演算値によって置き換えるこ
とを特徴とする請求項４に記載の位相検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149297A JPH098653A (ja) | 1995-06-16 | 1995-06-16 | 位相検出装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149297A JPH098653A (ja) | 1995-06-16 | 1995-06-16 | 位相検出装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098653A true JPH098653A (ja) | 1997-01-10 |
Family
ID=15472091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149297A Pending JPH098653A (ja) | 1995-06-16 | 1995-06-16 | 位相検出装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511107A (ja) * | 2002-12-04 | 2006-03-30 | シーラス ロジック，インコーポレイテッド | 改善されたネットワーククロック分散のための最短経路の利用 |
| JP2017017385A (ja) * | 2015-06-26 | 2017-01-19 | 株式会社東芝 | 位相同期回路、無線通信装置および無線通信方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
| JPH02312318A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | ディジタル制御位相同期発振器の自走周波数制御方式 |
| JPH04369927A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | Ｐｌｌ発振器 |
-
1995
- 1995-06-16 JP JP7149297A patent/JPH098653A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
| JPH02312318A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | ディジタル制御位相同期発振器の自走周波数制御方式 |
| JPH04369927A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | Ｐｌｌ発振器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511107A (ja) * | 2002-12-04 | 2006-03-30 | シーラス ロジック，インコーポレイテッド | 改善されたネットワーククロック分散のための最短経路の利用 |
| JP2017017385A (ja) * | 2015-06-26 | 2017-01-19 | 株式会社東芝 | 位相同期回路、無線通信装置および無線通信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4087564B2 (ja) | Ｐｌｌ回路 | |
| JP3486145B2 (ja) | デジタル記録データ再生装置 | |
| EP1155541B1 (en) | Erasure based instantaneous loop control in a data receiver | |
| US6034998A (en) | Method of and apparatus for detecting phase | |
| EP1528560A1 (en) | Adaptive equalizer decoding device and error detecting device | |
| US7852133B2 (en) | Phase-locked loop (PLL) having extended tracking range | |
| KR100293881B1 (ko) | 급속귀환용주파수합성기 | |
| US5272730A (en) | Digital phase-locked loop filter | |
| US20070132518A1 (en) | Auto-gain controlled digital phase-locked loop and method thereof | |
| US6393084B2 (en) | Clock recovery circuit | |
| JPH098653A (ja) | 位相検出装置および方法 | |
| JP3377035B2 (ja) | 信号推定器を用いた位相同期ループ回路 | |
| JPH0863893A (ja) | クロック発生装置 | |
| JP2004071060A (ja) | タイミングリカバリ方法及び記憶装置 | |
| Spagna | Phase locked loop using delay compensation techniques | |
| US7453969B2 (en) | PLL circuit and phase control method of PLL circuit | |
| JPH0896516A (ja) | クロック発生装置 | |
| JPH01291524A (ja) | Ｐｌｌ回路 | |
| JP2004234808A (ja) | 光ディスク装置およびオープンループゲイン制御方法 | |
| JP3576675B2 (ja) | 再生装置 | |
| KR100243506B1 (ko) | 가변 타이밍 상수 디시젼-다이렉티드 타이밍 회복방법 | |
| JP3177394B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH04343524A (ja) | Ｐｌｌ回路 | |
| JP2000278121A (ja) | クロック発生装置 | |
| JPH0758736A (ja) | タイミング再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030205 |