JPH098662A - 符号化回路およびそれを備えたａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 符号化回路のビット線を複数に分割すること
により、ビット線に接続されるトランジスタ数が削減さ
れ、プリチャージ、エンコード時間の短い符号化回路を
提供する。 【構成】 指示信号によって、充電された電荷を放電す
べくスイッチ１７を複数備えた該ビット線１９〜２１を
有し、各ビット線が各指示信号に従いそれぞれ充電され
た電荷を放電する第１、第２の符号化手段３３,３４
と、第１の符号化回路３３のそれぞれのビット線の出力
信号が第１の入力端子に接続され、第２の符号化回路３
４のそれぞれのビット線の出力信号が第２の入力端子に
接続され、第１の入力端子に現れるビット線の容量と第
２の入力端子に現れるビット線の容量を分割し、それぞ
れの入力信号を合成して２進コードを出力するビット線
分割バッファ３７とを備えた符号化回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は符号化回路およびＡ／Ｄ
変換器に関するものである。

【０００２】

【従来の技術】多くの産業分野において信号処理のデジ
タル化が進み、デジタル信号処理のキーデバイスとなる
アナログ値をデジタル値に変換する機能を有するＡ／Ｄ
変換器においても、高速化、高精度化が要求されてい
る。特にＶＴＲ等に搭載されるアナログ映像信号をデジ
タル値に変換する画像用Ａ／Ｄ変換器の基本的な構成法
として並列型Ａ／Ｄ変換器が挙げられる。そこで並列型
Ａ／Ｄ変換器の構成および動作を示す。

【０００３】図２は３ビットの並列型Ａ／Ｄ変換器の構
成である。基準電圧１と基準電圧２の間に基準抵抗列３
が接続されている。基準抵抗列３は基準抵抗４によって
基準電圧１〜２の電位差を等電位に分割しており、基準
抵抗４によって分割された電位点ＶR1〜ＶR7は電圧比較
器列５における各々の電圧比較器６の一方の入力端子に
接続されている。電圧比較器列５における各々の電圧比
較器６の他方の入力端子はアナログ入力信号７に接続さ
れている。電圧比較器列５の出力端子は符号選択回路８
の入力端子に接続されており、符号選択回路８の出力端
子は符号化回路９の入力端子に接続されている。符号化
回路９の出力端子は符号変換回路１０の入力端子に接続
されており、符号変換回路１０より３ビットのＡ／Ｄ変
換出力１１が出力される。以上が並列型Ａ／Ｄ変換器の
構成である。

【０００４】ところで、高分解能のＡ／Ｄ変換器を実現
するためには２つの基準電圧１〜２間を多くの基準抵抗
４で分割する必要がある。すなわちＡ／Ｄ変換器の分解
能が上がるにしたがって隣合う比較参照電圧間の電位差
も小さくなるが、この時、特にＣＭＯＳトランジスタに
よって構成されるＡ／Ｄ変換器では、各々の回路を構成
する構成要素のばらつき等が原因でＡ／Ｄ変換出力１１
にミスコードが発生するという問題が生じる。この問題
を解決する手段として、図２における符号化回路９には
（表１）に示すグレイコードを出力する構造が一般に用
いられており、Ａ／Ｄ変換器は電圧比較結果を一度グレ
イコードに変換した後、符号変換回路１０により（表
２）に示すバイナリコードに変換してＡ／Ｄ変換結果を
出力する（特開昭５８−７１７２６号公報）。以下に
（表１）に示すグレイコードによりミスコードの発生を
防止する機構について説明する。

【０００５】

【表１】

【０００６】

【表２】

【０００７】例えば図２において、ＶR0＜ＶR8の条件
で、ＶR4、ＶR5間の電位差が微小であるとすると、ＶR4
に接続された電圧比較器とＶR5に接続された電圧比較器
の構成要素のばらつき等により、ＶR4に接続された電圧
比較器は比較参照電圧値よりもアナログ入力信号電圧値
が小さいと判断して０レベルを出力し、ＶR5に接続され
た電圧比較器は比較参照電圧値よりもアナログ入力信号
電圧値が大きいと判断し１レベルを出力するという現象
が生じ、電圧比較器列５は誤った比較結果Ｃ1〜Ｃ7（１
１１０１００）を出力する。符号選択回路８は、電圧比
較器列５の誤った出力により、Ｐ3、Ｐ4、Ｐ5の３つの
出力を１レベルとする誤ったコード選択信号Ｐ0〜Ｐ7
（０００１１１００）を出力する。符号化回路９では符
号選択回路８の誤った出力の１レベルに対応する３つの
２進コードの合成符号を出力することになる。ここで符
号化回路９が（表２）に示すバイナリコードを出力する
構造である場合を考える。いまコード選択信号がＰ3、
Ｐ4、Ｐ5に対応する３つのバイナリコードを選択したと
すると、０１１、１００、１０１の３つのコードが同時
に選択される。符号化回路９は３つのコードの合成符号
として、０レベル優先で出力（ＡＮＤ出力）する場合は
１０進数で０（０００）を出力し、１レベル優先で出力
（ＯＲ出力）する場合には１０進数で７（１１１）を出
力する。このように符号化回路９にバイナリコードを出
力する構造を用いると、電圧比較器列５の誤った比較結
果に対してＡ／Ｄ変換出力１１がミスコードとなる。

【０００８】これに対し、符号化回路９が（表１）に示
すような３ビットのグレイコードを出力する構造である
場合には、前記の条件で０１０、１１０、１１１の３つ
のコードが同時に選択され、符号化回路９はＡＮＤ出力
の場合は１０進数で３（０１０）、ＯＲ出力の場合は１
０進数で５（１１１）を出力する。このように符号化回
路９に（表１）に示すグレイコードを出力する構造を用
いると、電圧比較器列５の誤った比較結果に対してＡ／
Ｄ変換出力のミスコードの発生が防止できる。

【０００９】ところが図２における構造では、参照電圧
値ＶR4に等しい電圧値のアナログ信号が入力された場合
を考えると、ＶR4に接続された電圧比較器の比較結果Ｃ
4は０レベルと１レベルの中間レベルになる。ここで符
号選択回路８において入力Ｃ4に対しＰ4、Ｐ5を出力す
る２つの排他的論理和回路の構成要素にばらつきがある
と、出力Ｐ4、Ｐ5がいずれも０レベルを出力する状態が
起こり得る。このような場合符号化回路９に入力される
コード選択信号が無選択状態（０００００００）にな
り、符号化回路９の構造によってＡ／Ｄ変換出力１１が
最小値（０００）または最大値（１１１）のミスコード
を発生する。

【００１０】この現象を回避するために、図４では電圧
比較器列５の出力ＣK-1とＣK+1（Ｋ＝１、２、３、４、
５、６、７）の排他的論理和をコード選択信号ＰKとす
る構造にしている（特開昭６３−２６９８２９号公
報）。この構造によれば、例えばＶR4に等しい電圧値の
アナログ信号が入力された場合において、ＶR4に接続さ
れた電圧比較器の比較結果Ｃ4が０レベルと１レベルの
中間レベルになっても、符号選択回路１２における入力
Ｃ5（０レベル）、Ｃ3（１レベル）対する出力Ｐ4が１
レベルを出力し、符号選択回路１２の出力するコードは
少なくとも無選択状態になることは無く、従ってＡ／Ｄ
変換出力１１が最小値（０００）、または最大値（１１
１）に誤ることが無い。

【００１１】ところで、図２に示すＡ／Ｄ変換器におけ
る符号化回路９には、従来、図３に示す回路が用いられ
ている。以下に図３に示す従来の符号化回路の構成、お
よび動作について説明する。

【００１２】容量性の信号線であるビット線１９〜２１
の各々に、ＰＭＯＳトランジスタであるプリチャージト
ランジスタ１５のドレイン端子が接続されている。ビッ
ト線１９〜２１の各々には、符号選択信号１８の選択に
応じて２進コード出力２２が出力されるように、ＮＭＯ
Ｓトランジスタである選択トランジスタ１７のドレイン
端子が接続されている。選択トランジスタ１７の各々の
ゲート端子は、符号選択信号１８の各々の信号線に接続
されている。選択トランジスタ１７のソース端子は、Ｎ
ＭＯＳトランジスタであるエンコードトランジスタ１６
のドレイン端子に接続されている。プリチャージトラン
ジスタ１５、およびエンコードトランジスタ１６のゲー
ト端子は制御信号１４に接続されている。

【００１３】制御信号１４が論理レベルのローレベルの
時、プリチャージトランジスタ１５はオン状態、エンコ
ードトランジスタ１６はオフ状態であり、各ビット線１
９〜２１には電荷が充電され、論理レベルのハイレベル
に固定される。つぎに制御信号１４がハイレベルに変化
すると、プリチャージトランジスタ１５がオフ状態、エ
ンコードトランジスタ１６がオン状態になる。この時、
例えば符号選択信号１８のＰ4が論理レベルのハイレベ
ル、Ｐ0〜Ｐ3、Ｐ5〜Ｐ7が論理レベルのローレベルを示
している（すなわちＰ4が選択されている）とすると、
ゲート端子がＰ4に接続されている選択トランジスタ１
７がオン状態になり、エンコードトランジスタ１６がオ
ン状態であるため、ビット線２１に蓄えられた電荷は放
電され、ビット線２１は論理レベルのローレベルに変化
する。このときビット線１９、２０は論理レベルのハイ
レベルを保持した状態である。その結果２進コード出力
２２は１０進数で４に相当するグレイコード（１１０）
を出力する（以下これをエンコード動作と呼ぶ）。次に
制御信号１４が論理レベルのローレベルに変化すると、
プリチャージトランジスタ１５がオン状態、エンコード
トランジスタがオフ状態になり、論理レベルのローレベ
ルを示していたビット線２１には再び電荷が充電される
（以下これをプリチャージ動作と呼ぶ）。

【００１４】図５は、図４に示すＡ／Ｄ変換器に用いら
れる従来の符号化回路１３を示している。プリチャージ
動作は図３に示す符号化回路と同様である。エンコード
動作では、制御信号１４が論理レベルのハイレベルに変
化すると、プリチャージトランジスタ１５がオフ状態、
エンコードトランジスタ１６がオン状態に変化する。こ
の時、例えば符号選択信号４６のＰ3、Ｐ4が論理レベル
のハイレベル、Ｐ0〜Ｐ2、Ｐ5〜Ｐ8が論理レベルのロー
レベルを示している（すなわちＰ3、Ｐ4が選択されてい
る）とすると、ゲートがＰ3、Ｐ4に接続されている選択
トランジスタ１７がオン状態になり、ビット線１９、２
１に蓄えられた電荷は放電され、ビット線１９、２１は
ローレベルに変化する。このときビット線２０はハイレ
ベルを保持した状態である。その結果２進コード出力２
２は１０進数で３に相当するグレイコード（０１０）を
出力する。このように図５に示す符号化回路１３は符合
選択信号４６により選択された２つの選択結果の論理積
を２進コード出力２２として出力（ＡＮＤ出力）する構
成になっている。

【００１５】ところで、図２、４に示す符号化回路９、
１３のプリチャージ動作、エンコード動作の動作速度
は、各ビット線１９〜２１に寄生する容量の総和に依存
する。すなわち符号化回路９、１３の動作速度はビット
線１９〜２１の各々に接続された選択トランジスタ１７
の総数に依存することになる。

【００１６】制御信号１４が論理レベルのハイレベルに
変化してから、符号化回路９、１３がプリチャージ動作
を終了するまでの遅延時間ｔpは、各々のビット線１９
〜２１に接続された選択トランジスタ１７のドレイン容
量の総和をＣnとすると、（数１）で表される。（数
１）において、Ｖtpはプリチャージトランジスタ１５の
しきい値電圧である。同様に、制御信号１４が論理レベ
ルのローレベルに変化してから、符号化回路９、１３が
エンコード動作を終了するまでの遅延時間ｔeは、全て
のビット線１９〜２１に接続された選択トランジスタ１
７のドレイン容量の総和Ｃtを用いると（数２）で表さ
れる。（数２）において、Ｖtnはエンコードトランジス
タ１６のしきい値電圧である。

【００１７】

【数１】

【００１８】

【数２】

【００１９】（数１）、（数２）に示されるように、符
号化回路９、１３のプリチャージ動作、エンコード動作
の動作時間は、各々のビット線に接続された選択トラン
ジスタ１７のドレイン容量の総和に比例する。Ａ／Ｄ変
換器の分解能が１ビット増加すると、符号化回路９、１
３における選択トランジスタ１７の総数は２倍に増加す
る。すなわち、Ａ／Ｄ変換器の分解能が１ビット増加す
ると符号化回路の動作速度は１／２に減少する。このこ
とが高分解能のＡ／Ｄ変換器を実現する際にＡ／Ｄ変換
器の高速動作を妨げる原因となっていた。

【００２０】

【発明が解決しようとする課題】以上に示したように、
従来のＡ／Ｄ変換器における符号化回路のプリチャージ
動作、エンコード動作の動作時間は、ビット線に接続さ
れた選択トランジスタの総数に比例する。Ａ／Ｄ変換器
のビット数が１ビット増加すると、ビット線に接続され
た選択トランジスタ数は２倍に増加する。したがって符
号化回路のプリチャージ動作、エンコード動作の動作時
間が２倍に増加するため、これが高分解能のＡ／Ｄ変換
器を実現する際の高速動作を妨げる原因となっていた。

【００２１】本発明は、上述の問題に鑑み、符号化回路
のビット線を分割して、１つのビット線に接続される選
択トランジスタの総数を少なくすることにより、プリチ
ャージ動作、エンコード動作の動作時間が短く、高速な
符号化回路を実現する。ことを目的とする。本発明の符
号化回路をＡ／Ｄ変換器に用いることにより、高分解能
のＡ／Ｄ変換器においても、高速な動作が可能になる。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、容量性の信号線に電荷を充電して論
理レベルの第１の電圧を保持するビット線であり、指示
信号によって、充電された電荷を放電して論理レベルの
第２の電圧に変化できるべくスイッチを複数備えた該ビ
ット線を有し、各ビット線が各指示信号に従いそれぞれ
充電された電荷を放電する第１の符号化手段と、前記第
１の符号化回路の構成と同じではあるが、前記指示信号
によって放電するビット線が異なる第２の符号化手段
と、前記第１の符号化回路のそれぞれのビット線の出力
信号が第１の入力端子に接続され、前記第２の符号化回
路のそれぞれのビット線の出力信号が第２の入力端子に
接続され、前記第１の入力端子に現れるビット線の容量
と前記第２の入力端子に現れるビット線の容量を分割
し、それぞれの入力信号を合成して２進コードを出力す
るビット線分割バッファとを備えた符号化回路の構成と
し、前記符号化回路をＡ／Ｄ変換器に用いることによ
り、高分解能で、かつ高速で動作するＡ／Ｄ変換器を実
現する。

【００２３】

【作用】本発明の符号化回路は、各々のビット線に接続
された選択トランジスタ数が少なく、したがってプリチ
ャージ動作およびエンコード動作の動作時間が短く高速
に動作するため、本発明の符号化回路をＡ／Ｄ変換器に
用いることにより、高分解能でも高速動作が可能なＡ／
Ｄ変換器を実現することができる。

【００２４】

【実施例】

（実施例１）図１は本発明の請求項１に関わる一実施例
であり、ｎビット（ｎ＝１、２、３、・・・）の符号化
回路を示している。プリチャージ動作、エンコード動作
は制御信号１４により制御される。本実施例では、符号
選択信号がｍ個（ｍ＝１、２、３、・・・）の符号選択
信号群２３〜２５に分割されている。各々の符号選択信
号群２３、２４、２５は、それぞれｊ個（ｊ＝１、２、
３、・・・）、ｋ個（ｋ＝１、２、３、・・・）、ｌ個
（ｌ＝１、２、３、・・・）の入力数であり、それぞれ
ｍ個に分割された符号化ブロック２６、２７、２８に入
力される。各々の符号化ブロック２６、２７、２８は、
エンコード動作時に、符号選択信号群２３、２４、２５
の選択により、それぞれｎビットの符号化信号２９、３
０、３１を出力する。各々の符号化ブロック２６、２
７、２８より出力された符号化信号２９、３０、３１
は、ビット線分割バッファ３２に入力される。ビット線
入力バッファ３２は入力された符号化信号２９〜３１の
各々のビットを論理合成すると同時に波形整形を行い、
２進コード出力２２を出力する。

【００２５】本実施例では、符号化回路がｍ個の符号化
ブロック２６〜２８に分割された構成であるため、各々
のビット線２９〜３１に接続された選択トランジスタ数
は従来の１／ｍに削減される。このため各々のビット線
に寄生する容量の総和は従来の１／ｍであり、その結
果、プリチャージ動作、エンコード動作の動作時間が従
来の１／ｍに短縮される。

【００２６】（実施例２）図６は本発明の請求項２に係
る一実施例であり、図２に示す３ビットのＡ／Ｄ変換器
に用いられる符号化回路９の構成例である。本実施例は
符号選択信号１８の選択に従い３ビットのグレイコード
を出力する。符号選択信号１８は２つの符号選択信号群
（Ｐ1、Ｐ3、Ｐ5、Ｐ7）、（Ｐ0、Ｐ2、Ｐ4、Ｐ6）に分
割され、それぞれ符号化ブロック３３、３４に入力され
る。符号化ブロック３３、３４は３本のビット線１９〜
２１と、ＰＭＯＳトランジスタであるプリチャージトラ
ンジスタ１５と、ＮＭＯＳトランジスタであるエンコー
ドトランジスタ１６と、ＮＭＯＳトランジスタである選
択トランジスタ１７より構成されている。プリチャージ
トランジスタ１５のドレイン端子は各々のビット線１９
〜２１に接続されている。選択トランジスタ１７のゲー
ト端子は符号選択信号１８に接続されており、選択トラ
ンジスタ１７のドレイン端子は、符号選択信号１８の選
択に応じて符号化信号３５、３６が出力されるように、
各々のビット線１９〜２１に接続されている。選択トラ
ンジスタ１７のソース端子はエンコードトランジスタ１
６のドレイン端子に接続されている。プリチャージトラ
ンジスタ１５、エンコードトランジスタ１６のゲート端
子は制御信号１４に接続されている。各々の符号化ブロ
ック３３、３４が出力する符号化信号３５、３６は、ビ
ット線分割バッファ３７に入力される。ビット線分割バ
ッファ３７は論理積回路３８で構成されており、符号化
信号３５、３６におけるＤ10とＤ20、Ｄ11とＤ21、Ｄ12
とＤ22をそれぞれ論理合成すると共に波形整形を行い、
３ビットのグレイコードである２進コード出力２２を出
力する。

【００２７】図６に示す本発明の符号化回路のエンコー
ド動作において、例えば符号選択信号１８のＰ4が論理
レベルのハイレベル、Ｐ0〜Ｐ3、Ｐ5〜Ｐ7が論理レベル
のローレベルを示している（すなわちＰ4が選択されて
いる）とすると、符号化ブロック３４におけるゲート端
子がＰ4に接続されている選択トランジスタ１７がオン
状態になり、プリチャージ動作時にビット線２１に蓄え
られた電荷は放電され、ビット線２１は論理レベルのロ
ーレベルに変化する。このとき符号化ブロック３３にお
ける全てのビット線と符号化ブロック３４におけるビッ
ト線１９、２０はプリチャージ動作時に蓄えられた電荷
を保持した状態であり、論理レベルのハイレベルを示し
ている。その結果符号化ブロック３３が出力する符号化
信号３５は（１１１）を出力し、符号化ブロック３４が
出力する符号化信号３６は（１１０）を出力する。符号
化信号３５、３６の各々のビットはビット線分割バッフ
ァ３７により論理合成され、符号化信号３５、３６にお
ける各々のビットの論理積（１１０）を２進コード出力
２２として出力する。

【００２８】図６に示す本実施例の符号化回路は、図３
に示す従来の符号化回路と比較して、一本のビット線に
接続された選択トランジスタ１７が４個から２個に削減
されている。したがって、各ビット線に寄生する選択ト
ランジスタ１７のドレイン容量の総和が従来の１／２に
減少するため、従来の符号化回路に比べて２倍の高速動
作が可能である。

【００２９】なお、本実施例では符号選択信号１８を
（Ｐ1、Ｐ3、Ｐ5、Ｐ7）、（Ｐ0、Ｐ2、Ｐ4、Ｐ6）の２
つの符号選択信号群に分割した例を示したが、符号選択
信号１８の分割の仕方は任意である。

【００３０】なお、本実施例では符号選択信号１８の選
択により、２進コード出力２２としてグレイコードを出
力する符号化回路について示したが、選択トランジスタ
１７の接続により、符号化回路より出力される２進コー
ド２２は任意のコードを出力することが可能である。

【００３１】なお、本実施例の符号化回路は、２個の符
号化ブロック３３、３４に分割されているが、符号化ブ
ロックは符号選択信号１８の入力数に等しい数にまで分
割が可能である。

【００３２】なお、本実施例は、各符号化信号３５、３
６の論理積を２進コード出力２２として出力（ＡＮＤ出
力）する場合について述べたが、各符号化信号３５、３
６の論理和を出力（ＯＲ出力）するような構成も実現可
能である。

【００３３】（実施例３）図７は本発明の請求項３に係
る一実施例であり、図４に示す３ビットのＡ／Ｄ変換器
に用いられる符号化回路１３の構成例である。本実施例
は符号選択信号４６の選択に従い３ビットのグレイコー
ドを出力する。符号選択信号４６は３つの符号選択信号
群（Ｐ0、Ｐ3、Ｐ6）、（Ｐ1、Ｐ4、Ｐ7）、（Ｐ2、Ｐ
5、Ｐ8）に分割され、それぞれ符号化ブロック３９、４
０、４１に入力される。

【００３４】図７に示す本発明の符号化回路のエンコー
ド動作において、例えば符号選択信号４６のＰ3、Ｐ4が
論理レベルのハイレベル、Ｐ0〜Ｐ2、Ｐ5〜Ｐ8が論理レ
ベルのローレベルを示している（すなわちＰ3、Ｐ4が選
択されている）とすると、符号化ブロック３９において
ゲート端子がＰ3に接続されている選択トランジスタ１
７と、符号化ブロック４０においてゲート端子がＰ4に
接続されている選択トランジスタがオン状態になり、そ
の結果符号化ブロック３９、４０、４１の符号化信号４
２、４３、４４はそれぞれ（０１１）、（１１０）、
（１１１）を出力する。符号化信号４２〜４４における
各々のビットはビット線分割バッファ３７により論理合
成され、符号化信号４２〜４４の論理積（０１０）を２
進コード出力２２として出力する。

【００３５】図７に示す本実施例の符号化回路は、符号
化ブロックを３つに分割することにより、図５に示す従
来の符号化回路と比較して、各ビット線に寄生するトラ
ンジスタ１７のドレイン容量の総和が１／３に減少する
ため、従来の符号化回路の３倍の高速動作が可能であ
る。

【００３６】なお、本実施例においては、符号選択信号
４６を（Ｐ0、Ｐ3、Ｐ6）、（Ｐ1、Ｐ4、Ｐ7）、（Ｐ
2、Ｐ5、Ｐ8）の３つの符号選択信号群に分割した例を
示したが、符号選択信号４６の分割の仕方は任意であ
る。

【００３７】なお、本実施例では符号選択信号４６の選
択により、２進コード出力２２としてグレイコードを出
力する符号化回路について示したが、符号化回路より出
力される２進コードは任意のコードを出力させることが
可能である。

【００３８】なお、本実施例の符号化回路は、３個の符
号化ブロック３９〜４１に分割されているが、符号化ブ
ロックの分割数は符号選択信号４６の入力数以下であれ
ば任意である。

【００３９】なお、本実施例は、各符号化信号４２、４
３、４４の論理積を２進コード出力２２として出力（Ａ
ＮＤ出力）する場合について述べたが、各符号化信号３
５、３６の論理和を出力（ＯＲ出力）するような構成も
可能である。

【００４０】

【発明の効果】本発明の符号化回路は、各々のビット線
に接続された選択トランジスタ数が少なく、プリチャー
ジ動作およびエンコード動作の動作時間が短く高速に動
作するため、本発明の符号化回路をＡ／Ｄ変換器に用い
れば、高分解能でかつ高速に動作することが可能なＡ／
Ｄ変換器を実現することができる。

【図面の簡単な説明】

【図１】本発明の請求項１に係る符号化回路の構成図

【図２】従来の並列型Ａ／Ｄ変換器の構成図

【図３】図２に示す並列型Ａ／Ｄ変換器に用いられる従
来の符号化回路の構成図

【図４】従来の並列型Ａ／Ｄ変換器の構成図

【図５】図４に示す並列型Ａ／Ｄ変換器に用いられる従
来の符号化回路の構成図

【図６】図２に示す並列型Ａ／Ｄ変換器に用いられる本
発明の請求項２に係る符号化回路の構成図

【図７】図４に示す並列型Ａ／Ｄ変換器に用いられる本
発明の請求項３に係る符号化回路の構成図

【符号の説明】

８,１２ 符号選択回路 ９,１３ 符号化回路 １０ 符号変換回路 １１ Ａ／Ｄ変換出力 １４ 制御信号 １５ プリチャージトランジスタ １６ エンコードトランジスタ １７ 選択トランジスタ １８、４６ 符号選択信号 １９〜２１ ビット線 ２２ ２進コード出力 ２３〜２５ 符号選択信号群 ２６〜２８、３３、３４、３９〜４１ 符号化ブロック ２９〜３１、３５、３６、４２〜４４ 符号化信号 ３２、３７ ビット線分割バッファ ３８、４５ 論理積回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】容量性の信号線に電荷を充電して論理レベ
   ルの第１の電圧を保持するビット線であり、指示信号に
   よって、充電された電荷を放電して論理レベルの第２の
   電圧に変化できるべくスイッチを複数備えた該ビット線
   を有し、各ビット線が各指示信号に従いそれぞれ充電さ
   れた電荷を放電する第１の符号化手段と、 前記第１の符号化回路の同じ構成であり、前記指示信号
   によって放電するビット線が異なる第２の符号化手段
   と、 前記第１の符号化回路のそれぞれのビット線の出力信号
   が第１の入力端子に接続され、前記第２の符号化回路の
   それぞれのビット線の出力信号が第２の入力端子に接続
   され、前記第１の入力端子に現れるビット線の容量と前
   記第２の入力端子に現れるビット線の容量を分割し、そ
   れぞれの入力信号を合成して２進コードを出力するビッ
   ト線分割バッファとを備えた符号化回路。
2. 【請求項２】時間の経過とともに任意に変動するアナロ
   グ電圧値を標本化してデジタル値に変換するために、複
   数の比較参照電圧を発生する手段と、 前記アナログ電圧値と前記比較参照電圧値を比較し比較
   結果を出力する電圧比較器列と、 前記電圧比較器列における電圧比較器の順序をｉとした
   ときにｉ番目の前記電圧比較器の比較結果と（ｉ＋１）
   番目の前記電圧比較器の比較結果を入力としてｉ番目の
   符号選択信号を出力する符号選択回路と、 前記符号選択回路のｉ番目の符号選択信号により選択さ
   れたデジタルの２進コードを出力する符号化回路と、 前記２進コードをバイナリコードに変換し前記デジタル
   値として出力する符号変換回路で構成されるＡ／Ｄ変換
   器において、 前記符号化回路が請求項１記載の符号化回路で構成され
   ていることを特徴とするＡ／Ｄ変換器。
3. 【請求項３】請求項２記載の比較参照電圧を発生する手
   段と、 請求項２記載の電圧比較器列と、 前記比較参照電圧における電圧比較器の順序をｉとした
   ときに（ｉ−１）番目の前記電圧比較器の比較結果と
   （ｉ＋１）番目の前記電圧比較器の比較結果を入力とし
   てｉ番目の符号選択信号を出力する符号選択回路と、 前記符号選択回路のｉ番目の符号選択信号による選択と
   （ｉ＋１）番目の符号選択信号による選択により２進コ
   ードを出力する符号化回路と、 前記２進コードをバイナリコードに変換し前記デジタル
   値として出力する符号変換回路で構成されるＡ／Ｄ変換
   器において、 前記符号化回路が請求項１記載の符号化回路で構成され
   ていることを特徴とするＡ／Ｄ変換器。