JPH099147A - 切替制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 ストローブパルスのパルス幅の変化に起因す
る映像切替器の誤動作を防止する。 【構成】 一方の出力が他方の反転入力に互いに入力さ
れた単安定マルチバイブレータ４及び５を垂直帰線期間
内において動作させる。この出力をカウンタ６でカウン
トし、このカウント６の出力をデコーダ１１でデコード
する。デコーダ１１のデコード出力に応じてデータＤを
ラッチ回路Ｒ１１〜Ｒｎ１に順次ラッチする。このラッ
チ出力でデータ切替器を制御する。 【効果】 ストローブパルスのパルス幅が変化せず、映
像切替器の誤動作を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は切替制御回路に関し、特
に映像を垂直帰線期間内に切替える映像切替器を制御す
るデータを出力する切替制御回路に関する。

【０００２】

【従来の技術】一般に、映像の切替制御はコントローラ
等の外部制御機器に設けられたスイッチの操作によって
行われる。その場合、スイッチの操作に応答してバイナ
リデータが出力され、このバイナリデータが映像切替器
に入力されることによって映像の切替えが行われる。つ
まり、映像切替器に入力されている映像がスイッチ操作
に応じて選択されて出力されるのである。

【０００３】ここで、映像切替器は多数の入力端子を有
するため、その切替制御をするためのバイナリデータの
ビット数も大きい。そのため、コントローラから映像切
替器への信号線数が大になるので、これを防止するため
に１本の信号線でバイナリデータを送る切替制御回路が
用いられることが多い。

【０００４】図３は垂直帰線期間内に映像を切替える映
像切替回路を制御する切替制御回路の従来の構成を示す
回路図である。図において従来の切替制御回路は、コン
トローラのスイッチの操作に応答して出力されるバイナ
リデータＤ１〜Ｄｎに対応して設けられこれらデータＤ
１〜Ｄｎを入力とするラッチ回路Ｒ１〜Ｒｎと、外部映
像同期信号入力端子（ＥＸＴ ＳＹＮＣ ＩＮ）１００
に入力された映像同期信号から垂直同期信号を分離する
垂直同期分離器１と、この垂直同期信号を反転入力とす
るモノステーブルマルチバイブレータ（以下、Ｍ／Ｍと
略す）２と、水晶振動子やＬＣ発振回路等で構成された
ストローブパルス（以下、ＳＴＢと略す）発生器３０
と、この出力されるＳＴＢに応じてカウントアップ動作
するカウンタ６とを含んで構成されており、このカウン
ト値が映像切替器内の映像切替回路内のデコーダ（ＤＥ
Ｃ）１１に入力されている。そして、デコーダ１１のデ
コード出力はアンドゲート群１４内のいずれか１つのア
ンドゲートに入力されるのである。

【０００５】また従来の切替制御回路は、固定値「ｎ−
１」を出力する固定値発生回路と、この固定値「ｎ−
１」とカウンタ６のカウント値とを比較し一致したとき
にカウンタ６のカウント値をクリアする比較器（ＣＭ
Ｐ）９と、カウンタ６のカウント値をデコードしラッチ
回路Ｒ１〜Ｒｎを択一的にイネーブル状態にするための
出力７１〜７ｎを出力するデコーダ７とを含んで構成さ
れている。

【０００６】かかる構成において、Ｍ／Ｍ２からの出力
がハイレベルの間は、アンドゲート１３を介してＳＴＢ
発生器３０からのＳＴＢが切替制御回路から出力され
る。そして、この出力されたＳＴＢは映像切替回路内の
アンドゲート群１４に入力される。上述したように、ア
ンドゲート群１４内のいずれか１つのアンドゲートには
デコーダ１１のデコード出力が入力されているので、結
局アンドゲートのいずれか１つからラッチ信号が出力さ
れてラッチ回路Ｒ１１〜Ｒｎ１のいずれかに入力され
る。

【０００７】以上のように、ラッチ回路Ｒ１１〜Ｒｎ１
に順次ラッチ信号が入力されることによって、ラッチ回
路Ｒ１〜Ｒｎの出力が１つの信号Ｄとしてラッチ回路Ｒ
１１〜Ｒｎ１に順次ラッチされることになる。このよう
に順次ラッチを行うことによって、１本の信号線でバイ
ナリデータを送ることができるのである。なお、ラッチ
回路Ｒ１１〜Ｒｎ１へのラッチを行っている間は、ラッ
チ回路Ｒ１〜Ｒｎに新たなデータが入力されないよう
に、オアゲート群１５でラッチパルスＳ１〜Ｓｎの入力
を禁止している。

【０００８】かかる構成からなる従来の切替制御回路に
ついて図４のタイミングチャートを参照して説明する。
同図にはＭ／Ｍ２の出力Ｑ、ＳＴＢ発生器３の出力、カ
ウンタ６の出力（すなわち、カウント値）、ＳＴＢ及び
比較器９の出力が示されている。

【０００９】まず、この切替制御回路は複数の外部制御
機器より送られてくる切替データＤ１，Ｄ２，・・・，
ＤｎとラッチパルスＳ１，Ｓ２，・・・，Ｓｎとによ
り、それぞれの外部制御機器からの切替データをラッチ
回路Ｒ１，Ｒ２，・・・，Ｒｎに一旦取り込む。

【００１０】一方、外部映像同期信号入力端子１００に
入力された映像同期信号から垂直同期分離器１で垂直同
期信号を分離し、Ｍ／Ｍ２で垂直帰線期間中に、予め設
定した切替制御期間にコンデンサＣ及び抵抗Ｒで設定し
た時定数の幅のゲートパルスを作る。なおこのゲートパ
ルスの長さは、切替制御回路が切替制御動作を行う期間
を充分包含する幅とし、この期間は切替誤動作防止のた
め外部機器からのラッチパルスをゲートし、ラッチを禁
止する。

【００１１】また、水晶振動子やＬＣ発信回路等で構成
されるＳＴＢ発生器３と、ＳＴＢをカウントするカウン
タ４と、カウンタ出力をデコードするデコーダ５とで、
ラッチ回路Ｒ１から順にラッチされたデータの出力イネ
ーブルを制御して、ラッチ回路Ｒｎまで被制御回路であ
る映像切替回路に切替データを送出する。それと同時
に、Ｍ／Ｍ２で作られたゲートパルスによりゲートされ
たＳＴＢ及び現在出力している切替データが映像切替器
出力の何列目の切替データかを示す識別番号Ｎをも送出
する。カウンタ４の出力は比較器７にて固定値ｎ−１
（ｎは映像切替器出力列数）と比較され、同じ値になる
とクリアパルスが出力されてカウンタ４のカウント値を
ゼロクリアする（図４の）。

【００１２】こうして送出された信号は映像切替回路に
入り、送られてくる識別番号Ｎをデコーダ８でデコード
してその番号に対応する映像切替器出力列のラッチ用Ｓ
ＴＢのゲートだけを開いて（アクティブ状態にして）、
ＳＴＢを通して切替データを各ラッチ回路Ｒ１１〜Ｒｎ
１にラッチする。

【００１３】こうすることで制御回路と被制御回路（映
像切替回路）との間の信号線数を抑えつつ、複数の映像
切替器出力列を高速に切替えることができるのである。

【００１４】ところで、Ｍ／Ｍ２のハイレベルの出力が
映像切替回路の制御期間となるが、この期間が非常に長
い場合にはカウント値が一巡してラッチ回路Ｒ１１〜Ｒ
１ｎに対して複数回ラッチされることになる。この場合
でも、ラッチ回路Ｒ１〜Ｒｎの内容がそのままであれば
同じデータがラッチされるので問題はない。

【００１５】

【発明が解決しようとする課題】従来の映像切替器の切
替制御回路には、以下のような欠点がある。すなわち、
ＳＴＢ発生器の出力と外部映像同期信号入力端子に入力
される映像同期信号とは互いに非同期で動作するため、
ＳＴＢをＭ／Ｍで設定したゲートパルスでゲートすると
き、アンドゲート１３を通過するＳＴＢの最初と最後の
部分のパルス幅が短く制限されてしまう場合がある。か
かる場合、被制御回路（映像切替回路）で切替データを
ラッチし損ねて映像切替器が誤動作する可能性がある。
特に、ゲートを通過するＳＴＢの最後の部分のパルス幅
が極端に短いと、セットアップタイムとの関係で正しく
ラッチされず、映像切替器の誤動作を招く。

【００１６】なお、特開昭６０―１８０７７号公報はス
キュー歪の除去に関するものであり、上記の欠点を解決
することはできない。また、特開昭６２―２９３９４号
公報はモニタテレビの色消え防止に関するものであり、
上記の欠点を解決するとこはできない。

【００１７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は映像切替器を
誤動作させずに制御することのできる切替制御回路を提
供することである。

【００１８】

【課題を解決するための手段】本発明による切替制御回
路は、データ切替器を制御するためのデータをラッチ信
号の入力に応答してラッチするラッチ回路群と、このラ
ッチ回路群の各ラッチ回路に対応して設けられアクティ
ブ状態であるとき対応するラッチ回路に前記ラッチ信号
を入力せしめるゲートからなるゲート群とを含む切替制
御回路であって、所定の切替制御期間の開始に応答して
動作開始し一方の出力が他方の反転入力に互いに入力さ
れた第１及び第２の単安定マルチバイブレータを含み、
これら単安定マルチバイブレータの一方の出力に応じて
前記ゲート群のゲートを択一的にアクティブするように
したことを特徴とする。

【００１９】本発明による他の切替制御回路は、所定の
切替制御期間内において発振動作する発振手段と、この
発振出力に応じてカウント動作するカウンタと、このカ
ウンタのカウント出力をデコードするデコーダと、デー
タ切替器を制御するためのデータを前記デコーダのデコ
ード出力に応じて順次ラッチするラッチ回路群とを含む
切替制御回路であって、前記発振手段は一方の出力が他
方の反転入力に互いに入力された第１及び第２の単安定
マルチバイブレータを含むことを特徴とする。

【００２０】

【作用】一方の出力が他方の反転入力に互いに入力され
た第１及び第２の単安定マルチバイブレータを垂直帰線
期間内において動作させる。この出力をカウンタでカウ
ントし、このカウント出力をデコーダでデコードする。
デコーダのデコード出力に応じてデータをラッチ回路群
に順次ラッチする。このラッチ出力でデータ切替器を制
御する。

【００２１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２２】図１は本発明による切替制御回路の一実施
例の構成を示すブロック図であり、図３と同等部分は同
一符号により示されている。図において、本発明の一実
施例による切替制御回路が図３の回路と異なる点は、水
晶振動子等を用いずにＭ／Ｍを用いてＳＴＢを作ってい
る点である。すなわち、Ｍ／Ｍ２の出力がハイレベルに
変化したときからカウンタ６のカウント値が「ｎ−１」
になるまで出力がハイレベルになるＤ型フリップフロッ
プ（以下、Ｄ―ＦＦと略す）３を設け、この出力ＱをＭ
／Ｍ４に入力している。さらに、Ｍ／Ｍ４の出力はＭ／
Ｍ５の反転入力端子に入力され、Ｍ／Ｍ５の出力はＭ／
Ｍ４の反転入力端子に入力されている。つまりＭ／Ｍ４
及び５は、一方の出力が他方の反転入力に互いに入力さ
れた構成である。

【００２３】ここで、Ｍ／Ｍ４及び５の出力パルス幅は
コンデンサＣｂ及び抵抗Ｒｂによる時定数で決定される
が、本実施例では両Ｍ／Ｍの時定数は同一であるものと
する。この時定数を一致させることによって、両Ｍ／Ｍ
の出力Ｑからはパルスデューティ比５０［％］のパルス
が出力されることになる。そして、Ｍ／Ｍ４の出力Ｑは
インバータ１２で反転された後、ＳＴＢとして出力され
る。

【００２４】また、コンデンサＣｃ及び抵抗Ｒｃによる
時定数を有するＭ／Ｍ１０には比較器９の出力が入力さ
れており、このＭ／Ｍ１０の反転出力ＱでＤ―ＦＦ３が
リセットされる。なお、Ｍ／Ｍ２の時定数はコンデンサ
Ｃａ及び抵抗Ｒａによって定まる。

【００２５】次に、かかる構成からなる本実施例の切替
制御回路の動作について図２のタイミングチャートを参
照して説明する。同図にはＭ／Ｍ２の出力Ｑ、Ｄ―ＦＦ
３の出力Ｑ、Ｍ／Ｍ４の出力Ｑ、Ｍ／Ｍ５の出力Ｑ、カ
ウンタ６の出力、比較器９の出力及びＭ／Ｍ１０の出力
反転Ｑが示されている。

【００２６】まず、外部同期信号入力端子から入力され
る映像同期信号から垂直同期分離器１で垂直同期信号を
分離し、Ｍ／Ｍ２で垂直帰線期間中に予め設定した切替
制御期間にＣａ，Ｒａで設定した時定数の幅ゲートパル
スを作る。

【００２７】次に、図２のに示されているようにＭ／
Ｍ２の出力の立上がりタイミングでＤ−ＦＦ３の出力が
ハイレベルになる。更にＤ−ＦＦ３の出力Ｑがハイレベ
ルに立上がるタイミングでＭ／Ｍ４の出力がＣｂ，Ｒｂ
による時定数で決められた期間だけハイレベルになる
（）。

【００２８】一方、もう一つのＭ／Ｍ５についても時定
数はＭ／Ｍ４と同じに設定されており、Ｍ／Ｍ４の出力
の立下りをとらえて時定数で決められた期間だけハイレ
ベルになる（）。この出力がＭ／Ｍ４に戻り、Ｍ／Ｍ
５の立下りでＭ／Ｍ４の出力は再びハイレベルになる
（）。以上の動作の繰返しでストローブパルスＳＴＢ
が生成される。

【００２９】次に、Ｍ／Ｍ４の出力をカウンタ６でカウ
ントし、カウンタ６のカウント値をデコーダ７でデコー
ドする。デコードパルス７１〜７ｎは各ラッチ回路Ｒ
１，Ｒ２，・・・，Ｒｎに接続されており、ラッチ回路
Ｒ１から順に出力イネーブル状態を制御し切替データを
出力する。これと同時にＭ／Ｍ４の出力はインバータ１
２で反転されてＳＴＢとして伝送される。このインバー
タ１２は、映像切替回路側のラッチタイミングに問題が
なければ入れる必要はない。さらに現在出力している切
替データが映像切替器出力の何列目の切替データかを示
す識別番号Ｎも送出する。

【００３０】また、カウンタ６のカウント値は比較器９
に入り、固定値ｎ−１と比較される。比較器９はカウン
ト値がｎ−１になるとクリアパルスを出力し、次のＳＴ
Ｂでカウンタ６のカウント値をゼロクリアする（，
）。更に、このクリアパルスの立上がりをとらえてＭ
／Ｍ１０がローレベルのパルスを出力し（）、これが
Ｄ−ＦＦ３のリセット入力に入り、Ｄ−ＦＦ３の出力は
ローレベルになる（）。これにより、Ｍ／Ｍ４及びＭ
／Ｍ５の動作がローレベルで固定となり、ＳＴＢもロー
レベル固定でストップする。

【００３１】この後、垂直同期信号が再び検出されると
Ｍ／Ｍ２が動作し、前述した一連の切替制御動作が行わ
れる。

【００３２】なお、本例では切替器において切替えるデ
ータが映像信号である場合について説明したが、これに
限らず各種のデータを切替える場合に本発明が適用でき
ることは明らかである。

【００３３】また、本実施例ではＭ／Ｍ４及び５の時定
数を同一にしてＳＴＢのパルスデューティ比を５０
［％］にしているが、これはラッチを行う際のマージン
を最大にするためである。したがって、カウント値等が
安定していれば問題はなく、時定数を異なるものとし、
ＳＴＢのパルスデューティ比を５０［％］でないものに
しても良い。

【００３４】さらにまた、本実施例ではカウンタのカウ
ント値が一巡したときにＭ／Ｍ４及び５の動作を停止さ
せているため、データは各ラッチ回路に夫々一度だけラ
ッチされるのでラッチ完了までの時間が短いという効果
がある。

【００３５】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００３６】（１） 前記データは映像データであり、
前記切替制御期間は前記映像データの垂直帰線期間であ
ることを特徴とする請求項４記載の切替制御回路。

【００３７】（２） 前記第１及び第２の単安定マルチ
バイブレータは、時定数が略同一であることを特徴とす
る請求項４記載の切替制御回路。

【００３８】

【発明の効果】以上説明したように本発明は、一方の出
力が他方の反転入力に互いに入力された２つの単安定マ
ルチバイブレータを垂直帰線期間内において動作させ、
ラッチ回路にデータをラッチすることにより、ＳＴＢの
パルス幅が変化することはなく、映像切替器の誤動作を
防止することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による切替制御回路の構成を示
すブロック図である。

【図２】図１の切替制御回路の動作を示すタイミングチ
ャートである。

【図３】従来の切替制御回路の構成を示すブロック図で
ある。

【図４】図３の切替制御回路の動作を示すタイミングチ
ャートである。

【符号の説明】

１ 垂直同期分離器 ２、４、５、１０ モノステーブルマルチバイブレータ ３ Ｄ型フリップフロップ ６ カウンタ ７、１１ デコーダ ９ コンパレータ Ｒ１〜Ｒｎ、Ｒ１１〜Ｒｎ１ ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ切替器を制御するためのデータを
   ラッチ信号の入力に応答してラッチするラッチ回路群
   と、このラッチ回路群の各ラッチ回路に対応して設けら
   れアクティブ状態であるとき対応するラッチ回路に前記
   ラッチ信号を入力せしめるゲートからなるゲート群とを
   含む切替制御回路であって、所定の切替制御期間の開始
   に応答して動作開始し一方の出力が他方の反転入力に互
   いに入力された第１及び第２の単安定マルチバイブレー
   タを含み、これら単安定マルチバイブレータの一方の出
   力に応じて前記ゲート群のゲートを択一的にアクティブ
   するようにしたことを特徴とする切替制御回路。
2. 【請求項２】 前記データは映像データであり、前記切
   替制御期間は前記映像データの垂直帰線期間であること
   を特徴とする請求項１記載の切替制御回路。
3. 【請求項３】 前記第１及び第２の単安定マルチバイブ
   レータは、時定数が略同一であることを特徴とする請求
   項１又は２記載の切替制御回路。
4. 【請求項４】 所定の切替制御期間内において発振動作
   する発振手段と、この発振出力に応じてカウント動作す
   るカウンタと、このカウンタのカウント出力をデコード
   するデコーダと、データ切替器を制御するためのデータ
   を前記デコーダのデコード出力に応じて順次ラッチする
   ラッチ回路群とを含む切替制御回路であって、前記発振
   手段は一方の出力が他方の反転入力に互いに入力された
   第１及び第２の単安定マルチバイブレータを含むことを
   特徴とする切替制御回路。