JPH099209A - 映像変換装置 - Google Patents
映像変換装置Info
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- JPH099209A JPH099209A JP15360095A JP15360095A JPH099209A JP H099209 A JPH099209 A JP H099209A JP 15360095 A JP15360095 A JP 15360095A JP 15360095 A JP15360095 A JP 15360095A JP H099209 A JPH099209 A JP H099209A
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Abstract
(57)【要約】
【目的】 原映像信号を、同信号の水平周波数より高い
所要水平周波数の映像信号に変換する。 【構成】 第１のＰＬＬ回路６と第１の制御信号発生部
７とにより、水平同期信号S4を基にして所要周波数の書
き込み用制御信号S8を生成し、第２のＰＬＬ回路８と第
２の制御信号発生部９とにより、同じく水平同期信号を
基にして所要周波数の読み出し用制御信号Ｓ10を生成す
る。これにより、変換前後の信号それぞれに適合した制
御信号が得られ、正常アスペクト比の映像変換が行われ
る。また、同期信号発生部３、切換回路４及び同期信号
判別部５とにより、正規水平同期信号S4が存在しないと
きには同期信号発生部よりの疑似水平同期信号S5が第２
のＰＬＬ回路へ、又は第１のＰＬＬ回路及び第２のＰＬ
Ｌ回路の双方へ送られ、非同期状態が回避される。
所要水平周波数の映像信号に変換する。 【構成】 第１のＰＬＬ回路６と第１の制御信号発生部
７とにより、水平同期信号S4を基にして所要周波数の書
き込み用制御信号S8を生成し、第２のＰＬＬ回路８と第
２の制御信号発生部９とにより、同じく水平同期信号を
基にして所要周波数の読み出し用制御信号Ｓ10を生成す
る。これにより、変換前後の信号それぞれに適合した制
御信号が得られ、正常アスペクト比の映像変換が行われ
る。また、同期信号発生部３、切換回路４及び同期信号
判別部５とにより、正規水平同期信号S4が存在しないと
きには同期信号発生部よりの疑似水平同期信号S5が第２
のＰＬＬ回路へ、又は第１のＰＬＬ回路及び第２のＰＬ
Ｌ回路の双方へ送られ、非同期状態が回避される。
Description
【０００１】
【産業上の利用分野】本発明は映像変換装置に係り、よ
り詳細には、原映像信号を、同信号の水平周波数より高
い所要水平周波数の映像信号に変換する装置に関する。
り詳細には、原映像信号を、同信号の水平周波数より高
い所要水平周波数の映像信号に変換する装置に関する。
【０００２】
【従来の技術】ある方式下の原映像信号を、同映像信号
の水平周波数より高くした他の方式の映像信号に変換す
る従来における装置の一つに図２に示すものがある。図
２はその変換装置の要部ブロック図である。同図におい
て、原映像信号はＡ／Ｄ変換部11でアナログ信号からデ
ィジタル映像データに変換し、同変換した映像データを
ラインメモリ12に書き込む。同書き込まれた映像データ
を所要水平周波数の映像信号となるように読み出す。こ
の書き込み及び読み出しの制御は制御信号発生部14が発
生する書き込み制御信号Ｓ13及び読み出し制御信号Ｓ14
により行われるが、これら各制御信号Ｓ13、Ｓ14はＰＬ
Ｌ（位相同期）回路13が、入力水平同期信号Ｓ11にロッ
クするようにして発振したクロック信号Ｓ12を基に生成
したものである。また、制御信号発生部14は同クロック
信号Ｓ12を基に上記読み出し映像データに同期した水平
及び垂直のコンポジット同期信号Ｓ15も発生する。この
ようにして所要水平周波数の映像データ及び同期信号Ｓ
15とを得る。
の水平周波数より高くした他の方式の映像信号に変換す
る従来における装置の一つに図２に示すものがある。図
２はその変換装置の要部ブロック図である。同図におい
て、原映像信号はＡ／Ｄ変換部11でアナログ信号からデ
ィジタル映像データに変換し、同変換した映像データを
ラインメモリ12に書き込む。同書き込まれた映像データ
を所要水平周波数の映像信号となるように読み出す。こ
の書き込み及び読み出しの制御は制御信号発生部14が発
生する書き込み制御信号Ｓ13及び読み出し制御信号Ｓ14
により行われるが、これら各制御信号Ｓ13、Ｓ14はＰＬ
Ｌ（位相同期）回路13が、入力水平同期信号Ｓ11にロッ
クするようにして発振したクロック信号Ｓ12を基に生成
したものである。また、制御信号発生部14は同クロック
信号Ｓ12を基に上記読み出し映像データに同期した水平
及び垂直のコンポジット同期信号Ｓ15も発生する。この
ようにして所要水平周波数の映像データ及び同期信号Ｓ
15とを得る。
【０００３】
【発明が解決しようとする課題】しかし、前述の図２の
場合、書き込み制御信号Ｓ13及び読み出し制御信号Ｓ14
のクロック比が整数倍しか選べないという制約がある。
この制約のため、例えば、ＮＴＳＣ方式の映像信号をＶ
ＧＡ（パソコン等に関するＩＢＭ規格）仕様の映像信号
に変換する場合、次のような不具合を生じる。いま、上
記変換するＶＧＡ仕様の映像信号の１ライン画素数を80
0 画素（ピクセル）、水平周波数を31.5 KHz、ＲＧＢか
らなる１画素の縦横比を１対１とした場合、同ＶＧＡの
スクエアピクセル周波数Fvは以下に示す周波数となる。 Fv＝31.5（ KHz）×800 （画素）＝25.175（ MHz） このFvを読み出しクロックに選んだとすると書き込みク
ロックは前記制約から自動的にその１／２の12.5875 MH
z となる。
場合、書き込み制御信号Ｓ13及び読み出し制御信号Ｓ14
のクロック比が整数倍しか選べないという制約がある。
この制約のため、例えば、ＮＴＳＣ方式の映像信号をＶ
ＧＡ（パソコン等に関するＩＢＭ規格）仕様の映像信号
に変換する場合、次のような不具合を生じる。いま、上
記変換するＶＧＡ仕様の映像信号の１ライン画素数を80
0 画素（ピクセル）、水平周波数を31.5 KHz、ＲＧＢか
らなる１画素の縦横比を１対１とした場合、同ＶＧＡの
スクエアピクセル周波数Fvは以下に示す周波数となる。 Fv＝31.5（ KHz）×800 （画素）＝25.175（ MHz） このFvを読み出しクロックに選んだとすると書き込みク
ロックは前記制約から自動的にその１／２の12.5875 MH
z となる。
【０００４】これに対するＮＴＳＣ方式の映像信号の１
ライン画素数は780 画素、水平周波数は15.734 KHzであ
るのでこの場合のスクエアピクセル周波数Fnは以下に示
す周波数となる。 Fn＝15.734（ KHz）×780 （画素）＝ 12.2727（ MHz） 正常な変換を行うためには、Fv／２（＝12.5875 MHz ）
とFnとは一致しなければならないが上記のように両者は
一致しない。この不一致により変換後の画面がやや横長
に拡大されるという不具合を生じる。また、上述とは別
に、リレー等で全画面を切り換える場合は良いが、ＶＧ
Ａ画面との合成を行う場合にはクロックをＶＧＡと共用
化しなければならないが、図２の構成では水平同期信号
Ｓ11が入力されなくなると発振が不安定となり、この合
成が困難になるという他の不具合もある。本発明はこの
ような不具合の解消を図った映像変換装置を提供するこ
とを目的とするものである。
ライン画素数は780 画素、水平周波数は15.734 KHzであ
るのでこの場合のスクエアピクセル周波数Fnは以下に示
す周波数となる。 Fn＝15.734（ KHz）×780 （画素）＝ 12.2727（ MHz） 正常な変換を行うためには、Fv／２（＝12.5875 MHz ）
とFnとは一致しなければならないが上記のように両者は
一致しない。この不一致により変換後の画面がやや横長
に拡大されるという不具合を生じる。また、上述とは別
に、リレー等で全画面を切り換える場合は良いが、ＶＧ
Ａ画面との合成を行う場合にはクロックをＶＧＡと共用
化しなければならないが、図２の構成では水平同期信号
Ｓ11が入力されなくなると発振が不安定となり、この合
成が困難になるという他の不具合もある。本発明はこの
ような不具合の解消を図った映像変換装置を提供するこ
とを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、原映像信号
を、同信号の水平周波数より高い所要水平周波数の映像
信号に変換する装置において、原映像信号に係る原ディ
ジタル映像データが書き込まれ、同書き込み後読み出さ
れるラインメモリと、原映像信号より分離した水平同期
信号を基準信号とし、同水平同期信号にロックした所要
周波数の第１のクロック信号を発生する第１のＰＬＬ回
路と、前記第１のクロック信号を基に前記ラインメモリ
に対する書き込み制御に使用する書き込み制御信号を生
成する一方、同生成した制御信号を第１のＰＬＬ回路に
おける比較信号として帰還させる第１の制御信号発生部
と、前記水平同期信号を基準信号とし、同水平同期信号
にロックした所要周波数の第２のクロック信号を発生す
る第２のＰＬＬ回路と、前記第２のクロック信号を基に
前記ラインメモリに対する読み出し制御に使用する読み
出し制御信号を生成する一方、同生成した制御信号を第
２のＰＬＬ回路における比較信号として帰還させ、且
つ、同読み出した映像データに対応する水平及び垂直の
各同期信号を発生する第２の制御信号発生部とで構成し
た映像変換装置を提供するものである。
を、同信号の水平周波数より高い所要水平周波数の映像
信号に変換する装置において、原映像信号に係る原ディ
ジタル映像データが書き込まれ、同書き込み後読み出さ
れるラインメモリと、原映像信号より分離した水平同期
信号を基準信号とし、同水平同期信号にロックした所要
周波数の第１のクロック信号を発生する第１のＰＬＬ回
路と、前記第１のクロック信号を基に前記ラインメモリ
に対する書き込み制御に使用する書き込み制御信号を生
成する一方、同生成した制御信号を第１のＰＬＬ回路に
おける比較信号として帰還させる第１の制御信号発生部
と、前記水平同期信号を基準信号とし、同水平同期信号
にロックした所要周波数の第２のクロック信号を発生す
る第２のＰＬＬ回路と、前記第２のクロック信号を基に
前記ラインメモリに対する読み出し制御に使用する読み
出し制御信号を生成する一方、同生成した制御信号を第
２のＰＬＬ回路における比較信号として帰還させ、且
つ、同読み出した映像データに対応する水平及び垂直の
各同期信号を発生する第２の制御信号発生部とで構成し
た映像変換装置を提供するものである。
【０００６】
【作用】第１のＰＬＬ回路と第１の制御信号発生部とに
より、水平同期信号を基にして所要周波数の書き込み用
制御信号を生成し、第２のＰＬＬ回路と第２の制御信号
発生部とにより、同じく水平同期信号を基にして所要周
波数の読み出し用制御信号を生成する。これにより、変
換前後の信号それぞれに適合した制御信号が得られ、正
常アスペクト比の映像変換が行われる。また、同期信号
発生部、切換回路及び同期信号判別部とにより、正規水
平同期信号が存在しないときには同期信号発生部よりの
疑似水平同期信号が第２のＰＬＬ回路へ、又は第１のＰ
ＬＬ回路及び第２のＰＬＬ回路の双方へ送られ、非同期
状態が回避される。
より、水平同期信号を基にして所要周波数の書き込み用
制御信号を生成し、第２のＰＬＬ回路と第２の制御信号
発生部とにより、同じく水平同期信号を基にして所要周
波数の読み出し用制御信号を生成する。これにより、変
換前後の信号それぞれに適合した制御信号が得られ、正
常アスペクト比の映像変換が行われる。また、同期信号
発生部、切換回路及び同期信号判別部とにより、正規水
平同期信号が存在しないときには同期信号発生部よりの
疑似水平同期信号が第２のＰＬＬ回路へ、又は第１のＰ
ＬＬ回路及び第２のＰＬＬ回路の双方へ送られ、非同期
状態が回避される。
【０００７】
【実施例】以下、図面に基づいて本発明による映像変換
装置を説明する。図１は本発明による映像変換装置の一
実施例を示す要部ブロック図である。同図において、S1
はアナログの原映像信号、１はアナログの原映像信号S1
をディジタルの映像データS2に変換するＡ／Ｄ変換部、
２はＡ／Ｄ変換部１よりの映像データS2が所要の書き込
み制御信号S8のもとに書き込まれ、所要の読み出し制御
信号Ｓ10のもとに所要水平周波数の映像データS3として
読み出されるラインメモリ、S4は正規の水平同期信号、
３は疑似水平同期信号S5を生成する同期信号発生部、４
は正規水平同期信号S4と疑似水平同期信号S5とを切り換
える切換回路、５は正規水平同期信号S4の存否を判別
し、同信号S4が存在するときには同信号S4を選択し、同
存在しないときには疑似水平同期信号S5を選択するよう
に切換回路４を切り換える切換制御信号S6を出力する同
期信号判別部、６は切換回路４よりの水平同期信号にロ
ックした所要周波数の第１のクロック信号S7を発生する
第１のＰＬＬ回路、７は第１のクロック信号S7を基にラ
インメモリ２に対する書き込み制御に使用する書き込み
制御信号S8を生成する第１の制御信号発生部、８は切換
回路４よりの水平同期信号にロックした所要周波数の第
２のクロック信号S9を発生する第２のＰＬＬ回路、９は
第２のクロック信号S9を基にラインメモリ２に対する読
み出し制御に使用する読み出し制御信号Ｓ10の生成、及
び映像データS3に対応する水平及び垂直の各同期信号Ｓ
11を発生する第２の制御信号発生部である。
装置を説明する。図１は本発明による映像変換装置の一
実施例を示す要部ブロック図である。同図において、S1
はアナログの原映像信号、１はアナログの原映像信号S1
をディジタルの映像データS2に変換するＡ／Ｄ変換部、
２はＡ／Ｄ変換部１よりの映像データS2が所要の書き込
み制御信号S8のもとに書き込まれ、所要の読み出し制御
信号Ｓ10のもとに所要水平周波数の映像データS3として
読み出されるラインメモリ、S4は正規の水平同期信号、
３は疑似水平同期信号S5を生成する同期信号発生部、４
は正規水平同期信号S4と疑似水平同期信号S5とを切り換
える切換回路、５は正規水平同期信号S4の存否を判別
し、同信号S4が存在するときには同信号S4を選択し、同
存在しないときには疑似水平同期信号S5を選択するよう
に切換回路４を切り換える切換制御信号S6を出力する同
期信号判別部、６は切換回路４よりの水平同期信号にロ
ックした所要周波数の第１のクロック信号S7を発生する
第１のＰＬＬ回路、７は第１のクロック信号S7を基にラ
インメモリ２に対する書き込み制御に使用する書き込み
制御信号S8を生成する第１の制御信号発生部、８は切換
回路４よりの水平同期信号にロックした所要周波数の第
２のクロック信号S9を発生する第２のＰＬＬ回路、９は
第２のクロック信号S9を基にラインメモリ２に対する読
み出し制御に使用する読み出し制御信号Ｓ10の生成、及
び映像データS3に対応する水平及び垂直の各同期信号Ｓ
11を発生する第２の制御信号発生部である。
【０００８】次に、本発明の動作について説明する。正
規の水平同期信号S4が存在する場合、切換回路３は同期
信号判別部５よりの切換制御信号S6により信号S4側（ａ
側）にセットされ、同信号S4を各ＰＬＬ回路へ送出す
る。なお、正規の水平同期信号S4とは、原映像信号S1よ
り分離した水平同期信号のことである。第１のＰＬＬ回
路６は水平同期信号S4にロックした所要周波数の第１の
クロック信号S7を発生するが、この所要周波数とは原映
像信号S1に適合した周波数を意味する。例えば、前述し
た図２の場合と同様、ＮＴＳＣ方式の映像信号をＶＧＡ
仕様の映像信号に変換する場合であれば、クロック信号
S7の周波数は前記Fnの値、つまり、12.2727MHzの整数倍
となる。第１の制御信号発生部７はこの第１のクロック
信号S7を整数倍したその逆数で分周した周波数Fnの書き
込み制御信号S8を生成する。これにより、書き込み制御
信号S8は水平同期信号S4に同期し、周波数的にも映像デ
ータS2に適合したものとなる。
規の水平同期信号S4が存在する場合、切換回路３は同期
信号判別部５よりの切換制御信号S6により信号S4側（ａ
側）にセットされ、同信号S4を各ＰＬＬ回路へ送出す
る。なお、正規の水平同期信号S4とは、原映像信号S1よ
り分離した水平同期信号のことである。第１のＰＬＬ回
路６は水平同期信号S4にロックした所要周波数の第１の
クロック信号S7を発生するが、この所要周波数とは原映
像信号S1に適合した周波数を意味する。例えば、前述し
た図２の場合と同様、ＮＴＳＣ方式の映像信号をＶＧＡ
仕様の映像信号に変換する場合であれば、クロック信号
S7の周波数は前記Fnの値、つまり、12.2727MHzの整数倍
となる。第１の制御信号発生部７はこの第１のクロック
信号S7を整数倍したその逆数で分周した周波数Fnの書き
込み制御信号S8を生成する。これにより、書き込み制御
信号S8は水平同期信号S4に同期し、周波数的にも映像デ
ータS2に適合したものとなる。
【０００９】一方、第２のＰＬＬ回路８は水平同期信号
S4にロックし、且つ、ＶＧＡ仕様の映像信号に変換する
場合に基準となる周波数Fv（＝25.175 MHz）の整数倍の
第２のクロック信号S9を発生する。このクロック信号S9
を基に、第２の制御信号発生部９がその整数倍の逆数で
分周した周波数Fvの読み出し制御信号Ｓ10を生成する。
これにより、読み出し制御信号Ｓ10は水平同期信号S4に
同期し、且つ、周波数的にも被変換映像データS3（ＶＧ
Ａ）に適合したものとなる。以上の書き込み及び読み出
しにより、ＮＴＳＣ方式の原映像信号が水平周波数２倍
のＶＧＡ仕様の映像信号に正しく変換されることとな
る。
S4にロックし、且つ、ＶＧＡ仕様の映像信号に変換する
場合に基準となる周波数Fv（＝25.175 MHz）の整数倍の
第２のクロック信号S9を発生する。このクロック信号S9
を基に、第２の制御信号発生部９がその整数倍の逆数で
分周した周波数Fvの読み出し制御信号Ｓ10を生成する。
これにより、読み出し制御信号Ｓ10は水平同期信号S4に
同期し、且つ、周波数的にも被変換映像データS3（ＶＧ
Ａ）に適合したものとなる。以上の書き込み及び読み出
しにより、ＮＴＳＣ方式の原映像信号が水平周波数２倍
のＶＧＡ仕様の映像信号に正しく変換されることとな
る。
【００１０】これに対し、正規の水平同期信号S4が無信
号等で存在しなくなった場合には、同期信号判別部５に
おいて同期信号S4が判別されなくなるので切換回路４が
同期信号発生部３側（ｂ側）に切り換えられ、疑似同期
信号S5が各ＰＬＬ回路へ送出される。この疑似同期信号
S5は正規同期信号S4と同周波数である。この疑似同期信
号S5により、各ＰＬＬ回路６、８は正規同期信号S4入力
時と同様の安定動作となる。図１では疑似同期信号S5を
第１のＰＬＬ回路６と第２のＰＬＬ回路８の双方で使用
するようにしたが、これを第２のＰＬＬ回路８のみ使用
するようにしてもよい。第２のＰＬＬ回路８とするのは
読み出し側の方を書き込み側より安定化する必要性が強
いことによる。この場合、第１のＰＬＬ回路６側には図
２と同様に、正規水平同期信号S4のみを入力することに
なる。なお、各ＰＬＬ回路の構成上、基準信号に対する
比較信号が必要であるが、この比較信号は図２と同様に
各制御信号発生部７、９よりそれぞれ帰還させる。
号等で存在しなくなった場合には、同期信号判別部５に
おいて同期信号S4が判別されなくなるので切換回路４が
同期信号発生部３側（ｂ側）に切り換えられ、疑似同期
信号S5が各ＰＬＬ回路へ送出される。この疑似同期信号
S5は正規同期信号S4と同周波数である。この疑似同期信
号S5により、各ＰＬＬ回路６、８は正規同期信号S4入力
時と同様の安定動作となる。図１では疑似同期信号S5を
第１のＰＬＬ回路６と第２のＰＬＬ回路８の双方で使用
するようにしたが、これを第２のＰＬＬ回路８のみ使用
するようにしてもよい。第２のＰＬＬ回路８とするのは
読み出し側の方を書き込み側より安定化する必要性が強
いことによる。この場合、第１のＰＬＬ回路６側には図
２と同様に、正規水平同期信号S4のみを入力することに
なる。なお、各ＰＬＬ回路の構成上、基準信号に対する
比較信号が必要であるが、この比較信号は図２と同様に
各制御信号発生部７、９よりそれぞれ帰還させる。
【００１１】
【発明の効果】以上説明したように本発明によれば、ラ
インメモリを使用してある方式下の原映像信号を、同信
号の水平周波数より高くした他の方式の映像信号に変換
する場合に、同ラインメモリに対する書き込み用制御信
号と読み出し用制御信号とを別個独立の回路により生成
するので、原映像信号と変換する映像信号それぞれに適
合した周波数の信号を得ることができる。これにより、
従来のような、変換後の映像が横長になるというアスペ
クト比の不正常な映像変換という問題が解消される。ま
た、疑似水平同期信号を発生する同期信号発生部及び切
換回路等を設け、正規の水平同期信号が存在しないとき
にはこの疑似水平同期信号側に切り換えるので、正規水
平同期信号が存在しない場合にもＰＬＬ回路の発振動作
が不安定になることが防止される。この発振動作の安定
化により、方式が異なる映像信号の合成が容易となる。
インメモリを使用してある方式下の原映像信号を、同信
号の水平周波数より高くした他の方式の映像信号に変換
する場合に、同ラインメモリに対する書き込み用制御信
号と読み出し用制御信号とを別個独立の回路により生成
するので、原映像信号と変換する映像信号それぞれに適
合した周波数の信号を得ることができる。これにより、
従来のような、変換後の映像が横長になるというアスペ
クト比の不正常な映像変換という問題が解消される。ま
た、疑似水平同期信号を発生する同期信号発生部及び切
換回路等を設け、正規の水平同期信号が存在しないとき
にはこの疑似水平同期信号側に切り換えるので、正規水
平同期信号が存在しない場合にもＰＬＬ回路の発振動作
が不安定になることが防止される。この発振動作の安定
化により、方式が異なる映像信号の合成が容易となる。
【図１】本発明による映像変換装置の一実施例を示す要
部ブロック図である。
部ブロック図である。
【図２】従来の映像変換装置の一例を示す要部ブロック
図である。
図である。
１ Ａ／Ｄ変換部 ２ ラインメモリ ３ 同期信号発生部 ４ 切換回路 ５ 同期信号判別部 ６ 第１のＰＬＬ回路 ７ 第１の制御信号発生部 ８ 第２のＰＬＬ回路 ９ 第２の制御信号発生部 S1 アナログの原映像信号 S3 変換映像データ S4 正規水平同期信号 S5 疑似同期信号 S8 書き込み制御信号 S10 読み出し制御信号
Claims (3)
- 【請求項１】 原映像信号を、同信号の水平周波数より
高い所要水平周波数の映像信号に変換する装置におい
て、原映像信号に係る原ディジタル映像データが書き込
まれ、同書き込み後読み出されるラインメモリと、原映
像信号より分離した水平同期信号を基準信号とし、同水
平同期信号にロックした所要周波数の第１のクロック信
号を発生する第１のＰＬＬ回路と、前記第１のクロック
信号を基に前記ラインメモリに対する書き込み制御に使
用する書き込み制御信号を生成する一方、同生成した制
御信号を第１のＰＬＬ回路における比較信号として帰還
させる第１の制御信号発生部と、前記水平同期信号を基
準信号とし、同水平同期信号にロックした所要周波数の
第２のクロック信号を発生する第２のＰＬＬ回路と、前
記第２のクロック信号を基に前記ラインメモリに対する
読み出し制御に使用する読み出し制御信号を生成する一
方、同生成した制御信号を第２のＰＬＬ回路における比
較信号として帰還させ、且つ、同読み出した映像データ
に対応する水平及び垂直の各同期信号を発生する第２の
制御信号発生部とで構成したことを特徴とする映像変換
装置。 - 【請求項２】 原映像信号の水平同期信号と同周波数の
疑似水平同期信号を生成する同期信号発生部と、前記同
期信号発生部よりの疑似水平同期信号、又は映像信号よ
り分離した水平同期信号を切換選択する切換回路と、原
映像信号の水平同期信号の存否を判別し、同水平同期信
号が在るときは同水平同期信号側に切り換え、同水平同
期信号が存在しないときには疑似同期信号側に切り換え
るように前記切換回路の切換制御をなす同期信号判別部
とを備え、前記切換回路で選択したいずれかの水平同期
信号を、前記第２のＰＬＬ回路における基準信号として
用いるようにしたことを特徴とする請求項１記載の映像
変換装置。 - 【請求項３】 原映像信号の水平同期信号と同周波数の
疑似水平同期信号を生成する同期信号発生部と、前記同
期信号発生部よりの疑似水平同期信号、又は映像信号よ
り分離した水平同期信号を切換選択する切換回路と、原
映像信号の水平同期信号の存否を判別し、同水平同期信
号が在るときは同水平同期信号側に切り換え、同水平同
期信号が存在しないときには疑似同期信号側に切り換え
るように前記切換回路の切換制御をなす同期信号判別部
とを備え、前記切換回路で選択したいずれかの水平同期
信号を、前記第１のＰＬＬ回路及び第２のＰＬＬ回路に
おける基準信号として用いるようにしたことを特徴とす
る請求項１記載の映像変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360095A JPH099209A (ja) | 1995-06-20 | 1995-06-20 | 映像変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360095A JPH099209A (ja) | 1995-06-20 | 1995-06-20 | 映像変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH099209A true JPH099209A (ja) | 1997-01-10 |
Family
ID=15566034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15360095A Pending JPH099209A (ja) | 1995-06-20 | 1995-06-20 | 映像変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH099209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354073B1 (ko) * | 2001-01-09 | 2002-09-28 | 삼성전자 주식회사 | 이미지 데이터 처리장치 |
-
1995
- 1995-06-20 JP JP15360095A patent/JPH099209A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354073B1 (ko) * | 2001-01-09 | 2002-09-28 | 삼성전자 주식회사 | 이미지 데이터 처리장치 |
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