JPH099612A - チャージポンプ形負電圧発生回路 - Google Patents
チャージポンプ形負電圧発生回路Info
- Publication number
- JPH099612A JPH099612A JP16673996A JP16673996A JPH099612A JP H099612 A JPH099612 A JP H099612A JP 16673996 A JP16673996 A JP 16673996A JP 16673996 A JP16673996 A JP 16673996A JP H099612 A JPH099612 A JP H099612A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- pump
- circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ポンプセルのトランジスタ中にラッチアップ
現象が出現するのを回避するチャージポンプ形負電圧発
生回路 【解決手段】 本発明は、Ｐ形基板をもとにして作成さ
れ、ｎを整数として、直列接続されたｎ個のポンプセル
（Ｃ'1〜Ｃ'n）に充電された負電荷についてのポンプ作
用によって出力（２’）に負電圧（ＶＮ）を供給するチ
ャージポンプ形負電圧供給回路であって、これらのポン
プセルは、正バイアスするためのノード（１５）にウェ
ルが接続されたＰ形トランジスタから成っている。この
回路に設けられたスイッチング手段（１８，１９）は、
出力に現れる電位が正の基準電圧（ＲＥＦ）より大きい
限り、この電位以上のウェルバイアス電圧（ＶＢ）をノ
ード（１５）に選択的に供給し、出力に現れる電位が基
準電圧より小さい場合は、より小さいウェルバイアス電
圧（Ｖread）を供給する。
現象が出現するのを回避するチャージポンプ形負電圧発
生回路 【解決手段】 本発明は、Ｐ形基板をもとにして作成さ
れ、ｎを整数として、直列接続されたｎ個のポンプセル
（Ｃ'1〜Ｃ'n）に充電された負電荷についてのポンプ作
用によって出力（２’）に負電圧（ＶＮ）を供給するチ
ャージポンプ形負電圧供給回路であって、これらのポン
プセルは、正バイアスするためのノード（１５）にウェ
ルが接続されたＰ形トランジスタから成っている。この
回路に設けられたスイッチング手段（１８，１９）は、
出力に現れる電位が正の基準電圧（ＲＥＦ）より大きい
限り、この電位以上のウェルバイアス電圧（ＶＢ）をノ
ード（１５）に選択的に供給し、出力に現れる電位が基
準電圧より小さい場合は、より小さいウェルバイアス電
圧（Ｖread）を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ形
負電圧供給回路に関する。
負電圧供給回路に関する。
【０００２】
【従来の技術】現在、チャージポンプ形の負の高電圧発
生回路は、集積回路の分野において使用が増大しつつあ
る。例えば、米国特許第5,077,691 号明細書には、この
種のチャージポンプ形回路、及び、フラッシュ形ＥＥＰ
ＲＯＭメモリのプログラミングへの応用が記載されてい
る。
生回路は、集積回路の分野において使用が増大しつつあ
る。例えば、米国特許第5,077,691 号明細書には、この
種のチャージポンプ形回路、及び、フラッシュ形ＥＥＰ
ＲＯＭメモリのプログラミングへの応用が記載されてい
る。
【０００３】図１は、Ｐ形基板をもとにしてＭＯＳ技術
により実現される公知のポンプ構造のブロック図を示し
ている。このポンプ構造は、ｎ個（ここで、ｎは整数で
ある）の基本セルＣ１〜Ｃｎからなるセットを有してお
り、各セルの構成は図２に示されている。これらのセル
は入力１と出力２との間に直列接続される。従来技術で
は、このような回路の目的は、正の電源供給電圧ＶＣＣ
及び基準電圧即ちアース電位から生成される負電圧ＶＮ
を、図１のブロック図においてコンデンサ３で示される
容量性回路に供給することにある。これらのセルは、０
ボルト（アース電位）とＶＣＣとの間を周期的に切替わ
るパイロット（制御）信号Ａ，Ｂ，Ｃ，Ｄ〔図３のタイ
ミング線図（ａ）〜（ｄ）に図示されている〕を受信す
る。
により実現される公知のポンプ構造のブロック図を示し
ている。このポンプ構造は、ｎ個（ここで、ｎは整数で
ある）の基本セルＣ１〜Ｃｎからなるセットを有してお
り、各セルの構成は図２に示されている。これらのセル
は入力１と出力２との間に直列接続される。従来技術で
は、このような回路の目的は、正の電源供給電圧ＶＣＣ
及び基準電圧即ちアース電位から生成される負電圧ＶＮ
を、図１のブロック図においてコンデンサ３で示される
容量性回路に供給することにある。これらのセルは、０
ボルト（アース電位）とＶＣＣとの間を周期的に切替わ
るパイロット（制御）信号Ａ，Ｂ，Ｃ，Ｄ〔図３のタイ
ミング線図（ａ）〜（ｄ）に図示されている〕を受信す
る。
【０００４】図２に示される基本セルは次のものを備え
ている：電圧ＩＮを受けるための入力４、電圧ＯＵＴを
与えるための出力５、及び、クロック信号ＣＫ1 ，ＣＫ
2 を受信するための２つの入力６，７。
ている：電圧ＩＮを受けるための入力４、電圧ＯＵＴを
与えるための出力５、及び、クロック信号ＣＫ1 ，ＣＫ
2 を受信するための２つの入力６，７。
【０００５】また、図２に示されるこのセルは次のもの
から成っている：ソースが入力４に接続され、ドレイン
が出力５に接続された第１のＰ形トランジスタ８、ドレ
インが入力４に接続され、ソースが第１のＰ形トランジ
スタ８の制御ゲートに接続され、制御ゲートが出力５に
接続された第２のＰ形トランジスタ９、ソース及び制御
ゲートが入力４に接続され、ドレインが出力５に接続さ
れ、ダイオードとしてマウントされた第３のＰ形トラン
ジスタ１０、第１の極がＰ形トランジスタ８の制御ゲー
トに接続され、第２の極が入力６に接続された第１のコ
ンデンサ１１、及び、第１の極が出力５に接続され、第
２の極が入力７に接続された第２のコンデンサ１２。
から成っている：ソースが入力４に接続され、ドレイン
が出力５に接続された第１のＰ形トランジスタ８、ドレ
インが入力４に接続され、ソースが第１のＰ形トランジ
スタ８の制御ゲートに接続され、制御ゲートが出力５に
接続された第２のＰ形トランジスタ９、ソース及び制御
ゲートが入力４に接続され、ドレインが出力５に接続さ
れ、ダイオードとしてマウントされた第３のＰ形トラン
ジスタ１０、第１の極がＰ形トランジスタ８の制御ゲー
トに接続され、第２の極が入力６に接続された第１のコ
ンデンサ１１、及び、第１の極が出力５に接続され、第
２の極が入力７に接続された第２のコンデンサ１２。
【０００６】実際には、コンデンサ１１，１２は、Ｐ形
トランジスタで作成され、制御ゲートにはこれらのコン
デンサの第１の極が対応し、ドレイン及びソースを相互
に接続してこれに第２の極が対応する。
トランジスタで作成され、制御ゲートにはこれらのコン
デンサの第１の極が対応し、ドレイン及びソースを相互
に接続してこれに第２の極が対応する。
【０００７】信号ＣＫ1 ，ＣＫ2 は、それぞれ、図３の
（ａ），（ｂ）に示される信号Ａ，Ｂ、或いは、図３の
（ｄ），（ｃ）に示される信号Ｃ，Ｄの何れかに、それ
ぞれ対応する。
（ａ），（ｂ）に示される信号Ａ，Ｂ、或いは、図３の
（ｄ），（ｃ）に示される信号Ｃ，Ｄの何れかに、それ
ぞれ対応する。
【０００８】信号Ａ，Ｂは当初０ボルトであり、信号
Ｃ，Ｄは当初ＶＣＣであるものと仮定すると、信号Ａ，
Ｂ，Ｃ，Ｄは、次のような関係にある：信号ＡをＶＣＣ
に確立することによって信号Ｂを「０」に降下し、信号
Ｂを「０」に降下することによって信号ＤをＶＣＣに確
立し、信号ＤをＶＣＣに確立することによって信号Ｃを
「０」に降下し、所定時間の後、この信号Ｃを再びＶＣ
Ｃに立上げ、信号ＣをＶＣＣに再び確立することによっ
て信号Ｄを「０」に降下し、信号Ｄを「０」に降下する
ことによって信号ＢをＶＣＣに確立し、信号ＢをＶＣＣ
に確立することによって信号Ａを「０」に降下し、その
後、この信号ＡをＶＣＣに立上げ、以下、同様のことを
繰り返す。
Ｃ，Ｄは当初ＶＣＣであるものと仮定すると、信号Ａ，
Ｂ，Ｃ，Ｄは、次のような関係にある：信号ＡをＶＣＣ
に確立することによって信号Ｂを「０」に降下し、信号
Ｂを「０」に降下することによって信号ＤをＶＣＣに確
立し、信号ＤをＶＣＣに確立することによって信号Ｃを
「０」に降下し、所定時間の後、この信号Ｃを再びＶＣ
Ｃに立上げ、信号ＣをＶＣＣに再び確立することによっ
て信号Ｄを「０」に降下し、信号Ｄを「０」に降下する
ことによって信号ＢをＶＣＣに確立し、信号ＢをＶＣＣ
に確立することによって信号Ａを「０」に降下し、その
後、この信号ＡをＶＣＣに立上げ、以下、同様のことを
繰り返す。
【０００９】１つのセルにおいては、負の電荷が信号Ｃ
Ｋ1 （即ち信号Ａ又はＣ）の立下りエッジにて入力４か
ら転送されるが、このときトランジスタ８はオン状態で
ある。この信号ＣＫ1 の立上りエッジによって、トラン
ジスタＴはオフになる。信号ＣＫ2 （即ち、信号Ｂ又は
Ｄ）の立下りエッジによって、出力電圧ＯＵＴは絶対値
がＶＣＣだけ増大する。
Ｋ1 （即ち信号Ａ又はＣ）の立下りエッジにて入力４か
ら転送されるが、このときトランジスタ８はオン状態で
ある。この信号ＣＫ1 の立上りエッジによって、トラン
ジスタＴはオフになる。信号ＣＫ2 （即ち、信号Ｂ又は
Ｄ）の立下りエッジによって、出力電圧ＯＵＴは絶対値
がＶＣＣだけ増大する。
【００１０】連続するセルが、それぞれの入力６，７に
反対極性をもつ信号を受信するように、セルは順次２つ
ずつ接続される。各セルは、後続するセル及び先行する
セルと互い違いに接続される。第１番目のセルＣ１の入
力が入力１に接続され、このセルはアース電位に接続さ
れる。負の電荷が除々に１つのセルから別のセルに転送
され、負の出力電圧ＶＮ（この電圧は最後のセルＣｎの
出力を表す）は絶対値が除々に増大する。
反対極性をもつ信号を受信するように、セルは順次２つ
ずつ接続される。各セルは、後続するセル及び先行する
セルと互い違いに接続される。第１番目のセルＣ１の入
力が入力１に接続され、このセルはアース電位に接続さ
れる。負の電荷が除々に１つのセルから別のセルに転送
され、負の出力電圧ＶＮ（この電圧は最後のセルＣｎの
出力を表す）は絶対値が除々に増大する。
【００１１】上述のように、ポンプはＰ形基板上に作ら
れる。従来は、Ｐ形トランジスタのウェルは、それ故、
正にバイアスされて、これらのトランジスタを確実にオ
ンすることができるようにする。このバイアスは、例え
ば、ＭＯＳ回路の金属化層上に作られた共通導電線にウ
ェルを接続することによって実現される。
れる。従来は、Ｐ形トランジスタのウェルは、それ故、
正にバイアスされて、これらのトランジスタを確実にオ
ンすることができるようにする。このバイアスは、例え
ば、ＭＯＳ回路の金属化層上に作られた共通導電線にウ
ェルを接続することによって実現される。
【００１２】ウェルの電位は、参照符号ＶＢで示される
が、一般的に、制限されたものである。このことによっ
て、過大なゲート−ウェル電界の生起を回避し、従っ
て、ＰＭＯＳトランジスタが破壊する危険にさらさない
ようにすることができる。さらに、例えば−１０〜−１
５ボルトの範囲の負の高電圧を発生させる場合、ウェル
の電位を制限するのが好ましい。ポンプセルトランジス
タのウェルと活性領域との間の過大な電位差は、トラン
ジスタ降伏電圧に達すると、トランジスタの破壊を引起
こす危険にさらす。そして、ウェル電位の制限によっ
て、基板の効果に起因するトランジスタにおける損失を
制限することができる。この基板効果の制限によって、
よりコンパクトなポンプを実現することができるが、こ
れは、これらのトランジスタにおける損失が少なくなれ
ばなるぼど、所定値の電圧を発生するのに必要なセル数
はより少なくなるからである。これに加えて、ポンプセ
ルのトランジスタ８のスイッチング動作の存在は、電源
供給電圧が、絶対値を用いて表現すると、これらのトラ
ンジスタにおける損失より大きいという事実によって条
件付けられる。従って、基板効果の制限によって、低い
電源供給電圧値で作動するポンプを実現することができ
る。
が、一般的に、制限されたものである。このことによっ
て、過大なゲート−ウェル電界の生起を回避し、従っ
て、ＰＭＯＳトランジスタが破壊する危険にさらさない
ようにすることができる。さらに、例えば−１０〜−１
５ボルトの範囲の負の高電圧を発生させる場合、ウェル
の電位を制限するのが好ましい。ポンプセルトランジス
タのウェルと活性領域との間の過大な電位差は、トラン
ジスタ降伏電圧に達すると、トランジスタの破壊を引起
こす危険にさらす。そして、ウェル電位の制限によっ
て、基板の効果に起因するトランジスタにおける損失を
制限することができる。この基板効果の制限によって、
よりコンパクトなポンプを実現することができるが、こ
れは、これらのトランジスタにおける損失が少なくなれ
ばなるぼど、所定値の電圧を発生するのに必要なセル数
はより少なくなるからである。これに加えて、ポンプセ
ルのトランジスタ８のスイッチング動作の存在は、電源
供給電圧が、絶対値を用いて表現すると、これらのトラ
ンジスタにおける損失より大きいという事実によって条
件付けられる。従って、基板効果の制限によって、低い
電源供給電圧値で作動するポンプを実現することができ
る。
【００１３】電位ＶＢの制限は、ポンプ出力が供給され
る容量性回路がポンプにのみ接続されている限り、何ら
問題を生じない。そこで、例えば、米国特許第5,077,69
1 号明細書に記載されたもののような回路においては、
問題とする容量性回路が、正の電圧を生成する給電回路
に接続された記憶トランジスタのゲートによって形成さ
れている。その結果、ポンプの出力２が容量性回路３に
接続されたとき、この回路が正極性で電圧ＶＰに充電さ
れることがある。過渡的な過程の間、この正極性の充電
は、ポンプのセルＣ１〜Ｃｎを通して、出力２から入力
１に放電されることになる。電圧ＶＰがポンプセルのト
ランジスタの所望ウェルバイアス電圧ＶＢより大きい場
合には、基板とセルのＰ形トランジスタの活性領域との
間に寄生ＰＮＰトランジスタが発生することによって、
解錠（ラッチアップ）現象が出現する危険がある。１つ
の解決法は、このようなラッチアップの危険をなくすよ
うにウェルをバイアスすること、即ち、ＶＢが常にＶＰ
より大きくなるようにＶＢを実際に選択することであ
る。正極性で充電される容量性回路には給電しないポン
プと比較すると、ラッチアップの危険をなくすために、
ポンプセル数を増大させる（基板効果はポンプセルのト
ランジスタ中でより大きくなる）か、或いは、（トラン
ジスタの降伏電圧の危険を回避するために）ポンプによ
り発生される電圧の値を制限する必要がでてくると言う
危険がある。
る容量性回路がポンプにのみ接続されている限り、何ら
問題を生じない。そこで、例えば、米国特許第5,077,69
1 号明細書に記載されたもののような回路においては、
問題とする容量性回路が、正の電圧を生成する給電回路
に接続された記憶トランジスタのゲートによって形成さ
れている。その結果、ポンプの出力２が容量性回路３に
接続されたとき、この回路が正極性で電圧ＶＰに充電さ
れることがある。過渡的な過程の間、この正極性の充電
は、ポンプのセルＣ１〜Ｃｎを通して、出力２から入力
１に放電されることになる。電圧ＶＰがポンプセルのト
ランジスタの所望ウェルバイアス電圧ＶＢより大きい場
合には、基板とセルのＰ形トランジスタの活性領域との
間に寄生ＰＮＰトランジスタが発生することによって、
解錠（ラッチアップ）現象が出現する危険がある。１つ
の解決法は、このようなラッチアップの危険をなくすよ
うにウェルをバイアスすること、即ち、ＶＢが常にＶＰ
より大きくなるようにＶＢを実際に選択することであ
る。正極性で充電される容量性回路には給電しないポン
プと比較すると、ラッチアップの危険をなくすために、
ポンプセル数を増大させる（基板効果はポンプセルのト
ランジスタ中でより大きくなる）か、或いは、（トラン
ジスタの降伏電圧の危険を回避するために）ポンプによ
り発生される電圧の値を制限する必要がでてくると言う
危険がある。
【００１４】
【発明が解決しようとする課題】本発明の目的は、ウェ
ルのバイアス電圧を制限することができるとともに、ラ
ッチアップの危険がないポンプ構造を提供することにあ
る。
ルのバイアス電圧を制限することができるとともに、ラ
ッチアップの危険がないポンプ構造を提供することにあ
る。
【００１５】
【課題を解決するための手段】そこで、本発明は、Ｐ形
基板をもとにして作成され、直列接続されたｎ個のポン
プセル（ここで、ｎは整数である）に充電された負電荷
についてのポンプ作用によって出力に負電圧を供給する
チャージポンプ形負電圧供給回路であって、これらのポ
ンプセルが、正バイアスするためのノードにウェルが接
続されたＰ形トランジスタから成る回路に関しており、
この回路は、出力に現れる電位が正の基準電圧より大き
い限り、この電位に比べて大きいか或いは等しいウェル
バイアス電圧を、前記ノードに選択的に供給するため、
並びに、出力に現れる電位が前記基準電圧より小さい場
合、より小さいウェルバイアス電圧を供給するためのス
イッチング手段を具備することを特徴としている。本発
明の他の特別な特徴及び利点は、添付した図面を用いた
以下の説明からより明瞭に理解することができる。
基板をもとにして作成され、直列接続されたｎ個のポン
プセル（ここで、ｎは整数である）に充電された負電荷
についてのポンプ作用によって出力に負電圧を供給する
チャージポンプ形負電圧供給回路であって、これらのポ
ンプセルが、正バイアスするためのノードにウェルが接
続されたＰ形トランジスタから成る回路に関しており、
この回路は、出力に現れる電位が正の基準電圧より大き
い限り、この電位に比べて大きいか或いは等しいウェル
バイアス電圧を、前記ノードに選択的に供給するため、
並びに、出力に現れる電位が前記基準電圧より小さい場
合、より小さいウェルバイアス電圧を供給するためのス
イッチング手段を具備することを特徴としている。本発
明の他の特別な特徴及び利点は、添付した図面を用いた
以下の説明からより明瞭に理解することができる。
【００１６】
【発明の実施の形態】図１には、Ｐ形基板をもとにして
ＭＯＳ技術により実現される公知のポンプ構造のブロッ
ク図が示されている。このポンプ構造は、ｎ個（ここ
で、ｎは整数である）の基本的なポンプセルＣ１〜Ｃｎ
からなるセットを有しており、各セルの構成は図２に示
されている。これらのセルは入力１と出力２との間に直
列接続される。この種の回路の目的は、従来より、正の
電源供給電圧ＶＣＣ及び基準電圧即ちアース電位から生
成される負電圧を、図１においてコンデンサ３でブロッ
ク図的に示される容量性回路に供給することにある。こ
れらのセルは、０ボルト（アース電位）とＶＣＣとの間
を周期的に切替わるパイロット信号Ａ，Ｂ，Ｃ，Ｄ〔図
３のタイミング線図（ａ）〜（ｄ）に図示されている〕
を受信する。
ＭＯＳ技術により実現される公知のポンプ構造のブロッ
ク図が示されている。このポンプ構造は、ｎ個（ここ
で、ｎは整数である）の基本的なポンプセルＣ１〜Ｃｎ
からなるセットを有しており、各セルの構成は図２に示
されている。これらのセルは入力１と出力２との間に直
列接続される。この種の回路の目的は、従来より、正の
電源供給電圧ＶＣＣ及び基準電圧即ちアース電位から生
成される負電圧を、図１においてコンデンサ３でブロッ
ク図的に示される容量性回路に供給することにある。こ
れらのセルは、０ボルト（アース電位）とＶＣＣとの間
を周期的に切替わるパイロット信号Ａ，Ｂ，Ｃ，Ｄ〔図
３のタイミング線図（ａ）〜（ｄ）に図示されている〕
を受信する。
【００１７】図２に示される基本セルは、電圧ＩＮを受
けるための入力４、電圧ＯＵＴを与えるための出力５、
及び、クロック信号ＣＫ1 ，ＣＫ2 を受信するための２
つの入力６，７を備えている。
けるための入力４、電圧ＯＵＴを与えるための出力５、
及び、クロック信号ＣＫ1 ，ＣＫ2 を受信するための２
つの入力６，７を備えている。
【００１８】図２に示されるこのセルは、ソースが入力
４に接続され、ドレインが出力５に接続された第１のＰ
形トランジスタ８を具備している。このセルは、また、
ドレインが入力４に接続され、ソースが第１のＰ形トラ
ンジスタ８の制御ゲートに接続され、制御ゲートが出力
５に接続された第２のＰ形トランジスタ９を具備してい
る。これは、更に、ソース及び制御ゲートが入力４に接
続され、ドレインが出力５に接続され、ダイオードとし
てマウントされた第３のＰ形トランジスタ１０を具備し
ている。これは、また、第１の極がＰ形トランジスタ８
の制御ゲートに接続され、第２の極が入力６に接続され
た第１のコンデンサ１１、及び、第１の極が出力５に接
続され、第２の極が入力７に接続された第２のコンデン
サ１２をも具備している。
４に接続され、ドレインが出力５に接続された第１のＰ
形トランジスタ８を具備している。このセルは、また、
ドレインが入力４に接続され、ソースが第１のＰ形トラ
ンジスタ８の制御ゲートに接続され、制御ゲートが出力
５に接続された第２のＰ形トランジスタ９を具備してい
る。これは、更に、ソース及び制御ゲートが入力４に接
続され、ドレインが出力５に接続され、ダイオードとし
てマウントされた第３のＰ形トランジスタ１０を具備し
ている。これは、また、第１の極がＰ形トランジスタ８
の制御ゲートに接続され、第２の極が入力６に接続され
た第１のコンデンサ１１、及び、第１の極が出力５に接
続され、第２の極が入力７に接続された第２のコンデン
サ１２をも具備している。
【００１９】実際には、コンデンサ１１，１２は、Ｐ形
トランジスタで作成され、制御ゲートにはこれらのコン
デンサの第１の極が対応し、ドレイン及びソースを相互
に接続してこれに第２の極が対応する。
トランジスタで作成され、制御ゲートにはこれらのコン
デンサの第１の極が対応し、ドレイン及びソースを相互
に接続してこれに第２の極が対応する。
【００２０】信号ＣＫ1 ，ＣＫ2 は、それぞれ、図３の
（ａ），（ｂ）に示される信号Ａ，Ｂ、或いは、図３の
（ｄ），（ｃ）に示される信号Ｃ，Ｄの何れかに、それ
ぞれ対応する。
（ａ），（ｂ）に示される信号Ａ，Ｂ、或いは、図３の
（ｄ），（ｃ）に示される信号Ｃ，Ｄの何れかに、それ
ぞれ対応する。
【００２１】信号Ａ，Ｂは当初０ボルトであり、信号
Ｃ，Ｄは当初ＶＣＣであるものと仮定すると、信号Ａ，
Ｂ，Ｃ，Ｄは、次のような関係にある：信号ＡをＶＣＣ
に確立することによって信号Ｂを「０」に降下し、信号
Ｂを「０」に降下することによって信号ＤをＶＣＣに確
立し、信号ＤをＶＣＣに確立することによって信号Ｃを
「０」に降下し、所定時間の後、この信号Ｃを再びＶＣ
Ｃに立上げ、信号ＣをＶＣＣに再び確立することによっ
て信号Ｄを「０」に降下し、信号Ｄを「０」に降下する
ことによって信号ＢをＶＣＣに確立し、信号ＢをＶＣＣ
に確立することによって信号Ａを「０」に降下し、その
後、この信号ＡをＶＣＣに立上げ、以下、同様のことを
繰り返す。
Ｃ，Ｄは当初ＶＣＣであるものと仮定すると、信号Ａ，
Ｂ，Ｃ，Ｄは、次のような関係にある：信号ＡをＶＣＣ
に確立することによって信号Ｂを「０」に降下し、信号
Ｂを「０」に降下することによって信号ＤをＶＣＣに確
立し、信号ＤをＶＣＣに確立することによって信号Ｃを
「０」に降下し、所定時間の後、この信号Ｃを再びＶＣ
Ｃに立上げ、信号ＣをＶＣＣに再び確立することによっ
て信号Ｄを「０」に降下し、信号Ｄを「０」に降下する
ことによって信号ＢをＶＣＣに確立し、信号ＢをＶＣＣ
に確立することによって信号Ａを「０」に降下し、その
後、この信号ＡをＶＣＣに立上げ、以下、同様のことを
繰り返す。
【００２２】１つのセルにおいては、負の電荷が信号Ｃ
Ｋ1 （即ち信号Ａ又はＣ）の立下りエッジにて入力４か
ら転送されるが、このときトランジスタ８はオン状態で
ある。この信号ＣＫ1 の立上りエッジによって、トラン
ジスタＴはオフになる。信号ＣＫ2 （即ち、信号Ｂ又は
Ｄ）の立下りエッジによって、出力電圧ＯＵＴは絶対値
がＶＣＣだけ増大する。
Ｋ1 （即ち信号Ａ又はＣ）の立下りエッジにて入力４か
ら転送されるが、このときトランジスタ８はオン状態で
ある。この信号ＣＫ1 の立上りエッジによって、トラン
ジスタＴはオフになる。信号ＣＫ2 （即ち、信号Ｂ又は
Ｄ）の立下りエッジによって、出力電圧ＯＵＴは絶対値
がＶＣＣだけ増大する。
【００２３】連続するセルが、それぞれの入力６，７に
反対極性をもつ信号を受信するように、セルは順次２つ
ずつ接続される。各セルは、後続するセル及び先行する
セルと互い違いに接続される。第１番目のセルＣ１の入
力が入力１に接続され、このセルはアース電位に接続さ
れる。負の電荷が除々に１つのセルから別のセルに転送
され、最後のセルＣｎの出力に与えられる負の出力電圧
ＶＮは、絶対値が除々に増大する。
反対極性をもつ信号を受信するように、セルは順次２つ
ずつ接続される。各セルは、後続するセル及び先行する
セルと互い違いに接続される。第１番目のセルＣ１の入
力が入力１に接続され、このセルはアース電位に接続さ
れる。負の電荷が除々に１つのセルから別のセルに転送
され、最後のセルＣｎの出力に与えられる負の出力電圧
ＶＮは、絶対値が除々に増大する。
【００２４】図４は、本発明により得られるチャージポ
ンプのブロック図を示している。その構造は、図１のも
のと同一であるが、付加回路１３を具備している。図４
に示されたチャージポンプは、ｎ個（ここで、ｎは整数
である）の基本的なポンプセルＣ'1〜Ｃ'nから成るセッ
トを有しており、各セルの構成は図２に示されている。
これらのセルは入力１’と出力２’との間に直列接続さ
れる。このポンプは、正の電源供給電圧ＶＣＣ及び基準
電圧即ちアース電位から生成される負電圧ＶＮを、図４
のブロック図においてコンデンサ３’で示される容量性
回路に供給する。これらのセルは、０ボルト（アース電
位）とＶＣＣとの間を周期的に切替わるパイロット信号
Ａ，Ｂ，Ｃ，Ｄ〔図３のタイミング線図（ａ）〜（ｄ）
に図示されている〕を受信する。
ンプのブロック図を示している。その構造は、図１のも
のと同一であるが、付加回路１３を具備している。図４
に示されたチャージポンプは、ｎ個（ここで、ｎは整数
である）の基本的なポンプセルＣ'1〜Ｃ'nから成るセッ
トを有しており、各セルの構成は図２に示されている。
これらのセルは入力１’と出力２’との間に直列接続さ
れる。このポンプは、正の電源供給電圧ＶＣＣ及び基準
電圧即ちアース電位から生成される負電圧ＶＮを、図４
のブロック図においてコンデンサ３’で示される容量性
回路に供給する。これらのセルは、０ボルト（アース電
位）とＶＣＣとの間を周期的に切替わるパイロット信号
Ａ，Ｂ，Ｃ，Ｄ〔図３のタイミング線図（ａ）〜（ｄ）
に図示されている〕を受信する。
【００２５】セルＣ'1〜Ｃ'nのＰ形トランジスタのウェ
ルは、正電位ＶＢを受けるために、図示しない導電手段
（例えば、ＭＯＳ回路の金属化層上に作られた導電線）
によってノード１５に接続される。このノード１５は、
回路１３の出力に対応する。
ルは、正電位ＶＢを受けるために、図示しない導電手段
（例えば、ＭＯＳ回路の金属化層上に作られた導電線）
によってノード１５に接続される。このノード１５は、
回路１３の出力に対応する。
【００２６】好ましくは、回路１３は、回路１３の入力
１４で受けた電圧Ｖを基準電圧ＲＥＦと比較するための
比較器１６を具備する。この基準電圧ＲＥＦは、バンド
ギャップ形回路（この種の回路は当業者に熟知されてい
るので詳細を示していない）によって生成され、この回
路によって、温度に関して安定しており電源供給電圧に
依存しない（もちろん、生成されるべき電圧ＲＥＦがＶ
ＣＣより低い限り）基準電圧を生成することができる。
１４で受けた電圧Ｖを基準電圧ＲＥＦと比較するための
比較器１６を具備する。この基準電圧ＲＥＦは、バンド
ギャップ形回路（この種の回路は当業者に熟知されてい
るので詳細を示していない）によって生成され、この回
路によって、温度に関して安定しており電源供給電圧に
依存しない（もちろん、生成されるべき電圧ＲＥＦがＶ
ＣＣより低い限り）基準電圧を生成することができる。
【００２７】比較器１６の出力は、ノード１５を第１の
端子２０或いは第２の端子２１の何れかに選択的に接続
するために、ＭＯＳスイッチ１８，１９に接続され、こ
れら２つの端子は、異なる値の正電圧を供給する。
端子２０或いは第２の端子２１の何れかに選択的に接続
するために、ＭＯＳスイッチ１８，１９に接続され、こ
れら２つの端子は、異なる値の正電圧を供給する。
【００２８】容量性回路３’がこのポンプにより発生さ
れる電圧ＶＮ或いは端子２２に現れる正の電圧ＶＰの何
れかを受けるものと仮定する。ポンプの出力２’が容量
性回路３’に接続される場合、この回路３’は電圧ＶＰ
で正に充電されているかもしれない。その場合、ＶＮ＝
ＶＰを得る（ＶＮは出力２’に現れている電圧であると
仮定する）。過渡的な過程の間、この正の電荷は、出力
２’から、セルＣ'1〜Ｃ'nを通して、入力１’に接続さ
れたアース電位に放電されることになる。電圧ＶＰがポ
ンプセルＣ'1〜Ｃ'nのトランジスタのウェルバイアス電
圧ＶＢより大きい場合、基板とセルのＰ形トランジスタ
の活性領域との間に寄生ＰＮＰトランジスタが発生する
ことによって、ラッチアップ現象が出現する危険があ
る。
れる電圧ＶＮ或いは端子２２に現れる正の電圧ＶＰの何
れかを受けるものと仮定する。ポンプの出力２’が容量
性回路３’に接続される場合、この回路３’は電圧ＶＰ
で正に充電されているかもしれない。その場合、ＶＮ＝
ＶＰを得る（ＶＮは出力２’に現れている電圧であると
仮定する）。過渡的な過程の間、この正の電荷は、出力
２’から、セルＣ'1〜Ｃ'nを通して、入力１’に接続さ
れたアース電位に放電されることになる。電圧ＶＰがポ
ンプセルＣ'1〜Ｃ'nのトランジスタのウェルバイアス電
圧ＶＢより大きい場合、基板とセルのＰ形トランジスタ
の活性領域との間に寄生ＰＮＰトランジスタが発生する
ことによって、ラッチアップ現象が出現する危険があ
る。
【００２９】この現象の出現を回避するために、セルの
Ｐ形トランジスタのウェルに接続されるノード１５が端
子２０に接続され、この端子にＶＰより大きいかそれに
等しい電圧を供給する。それから、スイッチ１８が閉じ
られ、スイッチ１９が開かれる。例えば、ＶＰがＶＣＣ
より小さいかそれに等しい場合、端子２０は電圧ＶＣＣ
を供給する。比較器１６には、アース電位と電圧ＶＣＣ
の間の電圧が供給されるであろう。電圧ＶＰは、ＶＣＣ
より大きいことがよくある。その場合は、比較器１６に
はそれに適合するように供給され、端子２０はＶＣＣよ
り大きい電圧を供給する。端子２０は、例えば、端子２
２に接続される。
Ｐ形トランジスタのウェルに接続されるノード１５が端
子２０に接続され、この端子にＶＰより大きいかそれに
等しい電圧を供給する。それから、スイッチ１８が閉じ
られ、スイッチ１９が開かれる。例えば、ＶＰがＶＣＣ
より小さいかそれに等しい場合、端子２０は電圧ＶＣＣ
を供給する。比較器１６には、アース電位と電圧ＶＣＣ
の間の電圧が供給されるであろう。電圧ＶＰは、ＶＣＣ
より大きいことがよくある。その場合は、比較器１６に
はそれに適合するように供給され、端子２０はＶＣＣよ
り大きい電圧を供給する。端子２０は、例えば、端子２
２に接続される。
【００３０】前述したように、電圧ＶＢの値を所定の正
の値に制限して、トランジスタの破壊という危険を伴い
ポンプを不能にする過大なゲート−ウェル電圧を、トラ
ンジスタ中に生起しないようにすることが好ましい。例
えば、ＶＣＣ＝５ボルトの場合、ＶＢ＝Ｖread＝ 2.2ボ
ルトとなるように選ばれ、ここで、電圧Ｖreadは、端子
２１に供給される電圧である。
の値に制限して、トランジスタの破壊という危険を伴い
ポンプを不能にする過大なゲート−ウェル電圧を、トラ
ンジスタ中に生起しないようにすることが好ましい。例
えば、ＶＣＣ＝５ボルトの場合、ＶＢ＝Ｖread＝ 2.2ボ
ルトとなるように選ばれ、ここで、電圧Ｖreadは、端子
２１に供給される電圧である。
【００３１】比較器１６に受ける電圧Ｖが電圧Ｖreadよ
り大きい限り、ノード１５は端子２０に接続される。一
旦電圧ＶがＶreadに等しいかそれより小さくなると、ノ
ード１５は端子２１に接続される。それから、スイッチ
１９が閉じられ、スイッチ１８が開かれる。ＲＥＦ≦Ｖ
readとなるように選ばれる（例えば、ＲＥＦ＝ 1.8ボル
ト）。ポンプを構成するｎ個のセルの何れにもラッチア
ップ現象が出現する危険が生じないようにするために、
差引かれる（比較される）電圧Ｖは、ポンプの第１セル
Ｃ'1の出力に現れる電圧とするのが好ましくい。
り大きい限り、ノード１５は端子２０に接続される。一
旦電圧ＶがＶreadに等しいかそれより小さくなると、ノ
ード１５は端子２１に接続される。それから、スイッチ
１９が閉じられ、スイッチ１８が開かれる。ＲＥＦ≦Ｖ
readとなるように選ばれる（例えば、ＲＥＦ＝ 1.8ボル
ト）。ポンプを構成するｎ個のセルの何れにもラッチア
ップ現象が出現する危険が生じないようにするために、
差引かれる（比較される）電圧Ｖは、ポンプの第１セル
Ｃ'1の出力に現れる電圧とするのが好ましくい。
【図１】従来技術によるチャージポンプ形の負電圧発生
回路のブロック図を示す図。
回路のブロック図を示す図。
【図２】図１のポンプの基本セルの詳細な回路構成を示
す図。
す図。
【図３】図１のポンプのパイロット信号のタイミング線
図を示す図。
図を示す図。
【図４】本発明によるチャージポンプ形の負電圧発生回
路のブロック図を示す図。
路のブロック図を示す図。
Ｃ１〜Ｃｎ，Ｃ'1〜Ｃ'n 入力１，１’と出力２，２’
との間に直列接続されたｎ個の基本セル、 Ａ，Ｂ，Ｃ，Ｄ ０ボルト（アース電位）と電源供給電
圧ＶＣＣとの間を周期的に切替わる信号（図３）、 ３，３’ 負の出力電圧ＶＮを受ける容量性回路（ブロ
ック図的にコンデンサで示される）、 ４ 電圧ＩＮを受けるための入力、 ５ 電圧ＯＵＴを与えるための出力、 ６，７ クロック信号ＣＫ1 ，ＣＫ2 を受信するための
入力、 ８，９，１０ 第１、第２及び第３のＰ形トランジス
タ、 １１，１２ 第２及び第３のコンデンサ、 １３ ウェルバイアス供給回路、 １４ 電圧Ｖを受ける端子、 １５ セルのＰ形トランジスタのウェルに接続され、正
のウェルバイアス電圧ＶＢを供給するノード、 １６ 比較器、 １７ 基準電圧ＲＥＦを生成するバンドギャップ形回
路、 １８，１９ ＭＯＳスイッチ、 ２０ 電源供給電圧ＶＣＣ又は端子２２に接続される第
１の端子、 ２１ 制限電圧Ｖreadが供給される第２の端子、 ２２ 正の電圧ＶＰを供給する端子。
との間に直列接続されたｎ個の基本セル、 Ａ，Ｂ，Ｃ，Ｄ ０ボルト（アース電位）と電源供給電
圧ＶＣＣとの間を周期的に切替わる信号（図３）、 ３，３’ 負の出力電圧ＶＮを受ける容量性回路（ブロ
ック図的にコンデンサで示される）、 ４ 電圧ＩＮを受けるための入力、 ５ 電圧ＯＵＴを与えるための出力、 ６，７ クロック信号ＣＫ1 ，ＣＫ2 を受信するための
入力、 ８，９，１０ 第１、第２及び第３のＰ形トランジス
タ、 １１，１２ 第２及び第３のコンデンサ、 １３ ウェルバイアス供給回路、 １４ 電圧Ｖを受ける端子、 １５ セルのＰ形トランジスタのウェルに接続され、正
のウェルバイアス電圧ＶＢを供給するノード、 １６ 比較器、 １７ 基準電圧ＲＥＦを生成するバンドギャップ形回
路、 １８，１９ ＭＯＳスイッチ、 ２０ 電源供給電圧ＶＣＣ又は端子２２に接続される第
１の端子、 ２１ 制限電圧Ｖreadが供給される第２の端子、 ２２ 正の電圧ＶＰを供給する端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マクサンス オラ フランス国 42370 サン アオン ル ヴューピック シャルマン （番地なし) (72)発明者 ニコラ ドゥマンジュ フランス国 57160 レズィ リュ シャ テル サン−ジェルマン 23 (72)発明者 マール ゲド フランス国 30130 ポン−サン−テスプ リ リュ ペ． テラン 14
Claims (4)
- 【請求項１】 Ｐ形基板をもとにして作成され、ｎを整
数として、直列接続されたｎ個のポンプセル（Ｃ'1〜
Ｃ'n）に充電された負電荷についてのポンプ作用によっ
て出力（２’）に負電圧（ＶＮ）を供給するチャージポ
ンプ形負電圧供給回路であって、これらのポンプセル
が、正バイアスするためのノード（１５）にウェルが接
続されたＰ形トランジスタから成る回路において、 出力に現れる電位が正の基準電圧（ＲＥＦ）より大きい
限り、この電位に比べて大きいか或いは等しいウェルバ
イアス電圧（ＶＢ）を前記ノード（１５）に選択的に供
給するため、並びに、出力に現れる電位が前記基準電圧
より小さい場合は、より小さいウェルバイアス電圧（Ｖ
read）を供給するためのスイッチング手段（１８，１
９）を具備することを特徴とする回路。 - 【請求項２】 前記スイッチング手段は、異なる値を有
する正の電圧を供給する端子（１８，１９）に前記ノー
ド（１５）を選択的に接続して、このノード（１５）を
同時にこれらの端子の１つのみに接続するようにするた
めのＭＯＳ形スイッチ（１８，１９）より成ることを特
徴とする請求項１に記載の回路。 - 【請求項３】 前記ポンプセルのうちの１つのポンプセ
ルの出力に接続される第１入力、前記基準電圧（ＲＥ
Ｆ）を受ける第２入力、及び、前記スイッチ（２０，２
１）を制御するための出力を有する比較器（１６）を具
備することを特徴とする請求項２に記載の回路。 - 【請求項４】 前記比較器（１６）の第１入力は第１番
目のポンプセル（Ｃ'1）の出力に接続されることを特徴
とする請求項３に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507621 | 1995-06-21 | ||
| FR9507621A FR2735922B1 (fr) | 1995-06-21 | 1995-06-21 | Circuit generateur de tension negative du type pompe de charge |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH099612A true JPH099612A (ja) | 1997-01-10 |
Family
ID=9480372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16673996A Withdrawn JPH099612A (ja) | 1995-06-21 | 1996-06-06 | チャージポンプ形負電圧発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5841314A (ja) |
| EP (1) | EP0750244B1 (ja) |
| JP (1) | JPH099612A (ja) |
| DE (1) | DE69600264T2 (ja) |
| FR (1) | FR2735922B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406658B1 (ko) * | 2000-05-22 | 2003-11-20 | 마쯔시다덴기산교 가부시키가이샤 | 반도체 집적회로 및 그 검사방법 및 그것을 가지는기록장치 및 통신기기 |
| KR100466283B1 (ko) * | 2001-02-26 | 2005-01-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 부전압 승압 회로 |
| US7236419B2 (en) | 1997-01-31 | 2007-06-26 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008688A (en) * | 1998-03-30 | 1999-12-28 | United Memories, Inc. | Apparatus, and associated method, for preventing occurrence of latch-up in an electronic circuit |
| JPH11337594A (ja) * | 1998-05-22 | 1999-12-10 | Oki Electric Ind Co Ltd | ピーク検出回路 |
| JP4397062B2 (ja) * | 1998-11-27 | 2010-01-13 | 株式会社ルネサステクノロジ | 電圧発生回路および半導体記憶装置 |
| JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
| US6448823B1 (en) * | 1999-11-30 | 2002-09-10 | Xilinx, Inc. | Tunable circuit for detection of negative voltages |
| US6756838B1 (en) | 2003-03-18 | 2004-06-29 | T-Ram, Inc. | Charge pump based voltage regulator with smart power regulation |
| US20050035429A1 (en) * | 2003-08-15 | 2005-02-17 | Yeh Chih Chieh | Programmable eraseless memory |
| US7298181B2 (en) * | 2005-12-06 | 2007-11-20 | Pulsecore Semiconductor Corp. | Highest supply selection circuit |
| US7355437B2 (en) * | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
| TWI385495B (zh) * | 2007-12-26 | 2013-02-11 | Hon Hai Prec Ind Co Ltd | 負電壓產生電路 |
| US9004754B2 (en) * | 2009-04-22 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal sensors and methods of operating thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238591A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型の半導体メモリ装置 |
| ATE67617T1 (de) * | 1985-08-26 | 1991-10-15 | Siemens Ag | Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs- generator. |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5120993A (en) * | 1990-02-05 | 1992-06-09 | Texas Instruments Incorporated | Substrate bias voltage detection circuit |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
-
1995
- 1995-06-21 FR FR9507621A patent/FR2735922B1/fr not_active Expired - Fee Related
-
1996
- 1996-06-06 JP JP16673996A patent/JPH099612A/ja not_active Withdrawn
- 1996-06-13 US US08/663,524 patent/US5841314A/en not_active Expired - Fee Related
- 1996-06-17 DE DE69600264T patent/DE69600264T2/de not_active Expired - Fee Related
- 1996-06-17 EP EP96470009A patent/EP0750244B1/fr not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7236419B2 (en) | 1997-01-31 | 2007-06-26 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| US7385869B2 (en) | 1997-01-31 | 2008-06-10 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| KR100406658B1 (ko) * | 2000-05-22 | 2003-11-20 | 마쯔시다덴기산교 가부시키가이샤 | 반도체 집적회로 및 그 검사방법 및 그것을 가지는기록장치 및 통신기기 |
| KR100466283B1 (ko) * | 2001-02-26 | 2005-01-14 | 엔이씨 일렉트로닉스 가부시키가이샤 | 부전압 승압 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0750244A1 (fr) | 1996-12-27 |
| FR2735922B1 (fr) | 1997-08-22 |
| DE69600264D1 (de) | 1998-06-04 |
| EP0750244B1 (fr) | 1998-04-29 |
| FR2735922A1 (fr) | 1996-12-27 |
| DE69600264T2 (de) | 1998-11-05 |
| US5841314A (en) | 1998-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422590A (en) | High voltage negative charge pump with low voltage CMOS transistors | |
| US6008690A (en) | Booster circuit | |
| EP0836268B1 (en) | Improved positive charge pump | |
| US3982138A (en) | High speed-low cost, clock controlled CMOS logic implementation | |
| US6373324B2 (en) | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes | |
| JPH099612A (ja) | チャージポンプ形負電圧発生回路 | |
| US7576593B2 (en) | Two-phase charge pump circuit without body effect | |
| US6097161A (en) | Charge pump type booster circuit | |
| JPH0114712B2 (ja) | ||
| KR940009801A (ko) | 기판전위 발생회로와 이것을 포함하는 반도체장치 | |
| EP0646924A1 (en) | Voltage booster circuit for generating both positive and negative boosted voltages | |
| US7724073B2 (en) | Charge pump circuit | |
| US6664846B1 (en) | Cross coupled N-channel negative pump | |
| US4239991A (en) | Clock voltage generator for semiconductor memory | |
| RU2189686C2 (ru) | Схема для генерации отрицательных напряжений | |
| JP3698550B2 (ja) | ブースト回路及びこれを用いた半導体装置 | |
| US5920225A (en) | Negative voltage drive circuit | |
| KR100397078B1 (ko) | 전압증배기 | |
| US10157645B2 (en) | Booster circuit and non-volatile memory including the same | |
| KR20010078777A (ko) | 전하 펌프 장치 | |
| US6812774B2 (en) | Method and apparatus for generating a high voltage | |
| US20020153939A1 (en) | Boosting circuit with high voltage generated at high speed | |
| US6736474B1 (en) | Charge pump circuit | |
| JPH097384A (ja) | チャージポンプ形負電圧供給回路用位相信号発生回路 | |
| US6621326B1 (en) | P-channel negative pumps |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |