JPH0996660A - Ｉｃ試験装置の判定回路 - Google Patents
Ｉｃ試験装置の判定回路Info
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- JPH0996660A JPH0996660A JP7276932A JP27693295A JPH0996660A JP H0996660 A JPH0996660 A JP H0996660A JP 7276932 A JP7276932 A JP 7276932A JP 27693295 A JP27693295 A JP 27693295A JP H0996660 A JPH0996660 A JP H0996660A
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- 240000007320 Pinus strobus Species 0.000 claims abstract description 17
- 101150074207 EXL4 gene Proteins 0.000 claims description 4
- 101150006908 EXL1 gene Proteins 0.000 claims description 3
- 101000622427 Homo sapiens Vang-like protein 1 Proteins 0.000 abstract description 8
- 102100023517 Vang-like protein 1 Human genes 0.000 abstract description 8
- 101000622430 Homo sapiens Vang-like protein 2 Proteins 0.000 abstract description 5
- 102100023520 Vang-like protein 2 Human genes 0.000 abstract description 5
- 238000005070 sampling Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- JUQMLSGOTNKJKI-ZDCRXTMVSA-N (1R,2R,3S,4S)-3-(4-methylpiperazin-4-ium-1-carbonyl)-7-oxabicyclo[2.2.1]heptane-2-carboxylate Chemical compound C1C[NH+](C)CCN1C(=O)[C@H]1[C@@H](C([O-])=O)[C@H]2CC[C@@H]1O2 JUQMLSGOTNKJKI-ZDCRXTMVSA-N 0.000 description 1
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Abstract
(57)【要約】
【課題】 効率の良い試験が実現でき、また使用可能な
テスタピンを有効使用できるＩＣ試験装置の判定回路を
提供する。 【解決手段】 マスターピンＣＭＰＳの期待パターンＥ
ＸＰＭおよびスレーブピンＣＭＰＳの期待パターンＥＸ
ＰＳを選択回路１〜４に各々入力し、互いに独立して設
定可能な期待パターン切換制御信号ＥＸＬ１〜ＥＸＬ４
によりマスターピンＣＭＰＭ、スレーブピンＣＭＰＳど
うしで期待パターンＥＸＰＭ、ＥＸＰＳを任意に選択で
きるようにする。また、被測定デバイス１０の出力デー
タは、ＩＣ試験装置のテスタピンであるマスターピンＣ
ＭＰＳとスレーブピンＣＭＰＳに接続される。ストロー
ブＳＴＢ１とＳＴＢ２でサンプリングされたマスターピ
ンＣＭＰＭのデータＣＭＰＭ１とＣＭＰＭ２、スレーブ
ピンＣＭＰＳのデータＣＭＰＳ１およびＣＭＰＳ２は、
期待パターン選択回路１〜４の出力信号１ａ〜４ａと共
に排他的論理和ゲート５〜８の入力に接続され、各々比
較判定される。
テスタピンを有効使用できるＩＣ試験装置の判定回路を
提供する。 【解決手段】 マスターピンＣＭＰＳの期待パターンＥ
ＸＰＭおよびスレーブピンＣＭＰＳの期待パターンＥＸ
ＰＳを選択回路１〜４に各々入力し、互いに独立して設
定可能な期待パターン切換制御信号ＥＸＬ１〜ＥＸＬ４
によりマスターピンＣＭＰＭ、スレーブピンＣＭＰＳど
うしで期待パターンＥＸＰＭ、ＥＸＰＳを任意に選択で
きるようにする。また、被測定デバイス１０の出力デー
タは、ＩＣ試験装置のテスタピンであるマスターピンＣ
ＭＰＳとスレーブピンＣＭＰＳに接続される。ストロー
ブＳＴＢ１とＳＴＢ２でサンプリングされたマスターピ
ンＣＭＰＭのデータＣＭＰＭ１とＣＭＰＭ２、スレーブ
ピンＣＭＰＳのデータＣＭＰＳ１およびＣＭＰＳ２は、
期待パターン選択回路１〜４の出力信号１ａ〜４ａと共
に排他的論理和ゲート５〜８の入力に接続され、各々比
較判定される。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ試験装置の
判定回路についてのものであり、特に、被測定デバイス
の出力に対して良否判定を行うための期待パターンを論
理演算する回路についてのものである。
判定回路についてのものであり、特に、被測定デバイス
の出力に対して良否判定を行うための期待パターンを論
理演算する回路についてのものである。
【０００２】
【従来の技術】次に、従来の判定回路の例を図３に示
す。図３において、被測定デバイス１０の出力データに
対応する期待パターンは１ビットの信号である。そし
て、この出力データを第１のストローブＳＴＢ１でサン
プリングしたデータＣＭＰＭ１とＣＭＰＳ１、並びに第
２のストローブＳＴＢ２でサンプリングしたデータＣＭ
ＰＭ２とＣＭＰＳ２は、排他的論理和ゲート５〜８にお
いて、いずれも同一の期待パターンＥＸＰＭとＥＸＰＳ
でそれぞれ比較判定される。
す。図３において、被測定デバイス１０の出力データに
対応する期待パターンは１ビットの信号である。そし
て、この出力データを第１のストローブＳＴＢ１でサン
プリングしたデータＣＭＰＭ１とＣＭＰＳ１、並びに第
２のストローブＳＴＢ２でサンプリングしたデータＣＭ
ＰＭ２とＣＭＰＳ２は、排他的論理和ゲート５〜８にお
いて、いずれも同一の期待パターンＥＸＰＭとＥＸＰＳ
でそれぞれ比較判定される。
【０００３】また、被測定デバイス１０がＩＣ試験装置
の最高動作周波数以上のサイクルタイムで試験を要求す
る場合には、従来は、被測定デバイス１０の出力データ
をＩＣ試験装置内でテスタピンを２ピンを使用して１ピ
ン分の比較判定を行っていた（コンパレータピンリンク
機能）。
の最高動作周波数以上のサイクルタイムで試験を要求す
る場合には、従来は、被測定デバイス１０の出力データ
をＩＣ試験装置内でテスタピンを２ピンを使用して１ピ
ン分の比較判定を行っていた（コンパレータピンリンク
機能）。
【０００４】
【発明が解決しようとする課題】しかし、上記の従来例
では、ＩＣ試験装置内のテスタピン１ピンに対して期待
パターンが１ビットの信号であると、複数の判定ストロ
ーブでサンプリングしても比較判定基準となる期待パタ
ーンが１ビットである。このため、効率の良い試験が実
行しにくい。
では、ＩＣ試験装置内のテスタピン１ピンに対して期待
パターンが１ビットの信号であると、複数の判定ストロ
ーブでサンプリングしても比較判定基準となる期待パタ
ーンが１ビットである。このため、効率の良い試験が実
行しにくい。
【０００５】また、コンパレータピンリンク機能を使用
した試験ではＩＣ試験装置で用意しているテスタピン数
の半分のピンしか使用できず、使用可能ピンが半減する
問題がある。
した試験ではＩＣ試験装置で用意しているテスタピン数
の半分のピンしか使用できず、使用可能ピンが半減する
問題がある。
【０００６】この発明は、効率の良い試験が実現でき、
またＩＣ試験装置の使用可能なテスタピンを有効使用で
きるＩＣ試験装置の判定回路を提供することを目的とす
る。
またＩＣ試験装置の使用可能なテスタピンを有効使用で
きるＩＣ試験装置の判定回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、この発明のＩＣ試験装置の判定回路は、ＩＣ試験装
置内の第１および第２のテスタピンＣＭＰＭ，ＣＭＰＳ
に対応する期待パターンＥＸＰＭ，ＥＸＰＳを独立して
設定可能な期待パターン切換制御信号ＥＸＬ１〜ＥＸＬ
４にて各々選択する選択回路１〜４と、前記選択回路１
〜４の出力信号１ａ〜４ａと、前記第１および第２のテ
スタピンの出力データをストローブＳＴＢ１でサンプリ
ングしたデータＣＭＰＭ１，ＣＭＰＳ１あるいはストロ
ーブＳＴＢ２でサンプリングしたデータＣＭＰＭ２，Ｃ
ＭＰＳ２とを比較するための排他的論理和ゲート５〜８
とからなることを特徴とする。
め、この発明のＩＣ試験装置の判定回路は、ＩＣ試験装
置内の第１および第２のテスタピンＣＭＰＭ，ＣＭＰＳ
に対応する期待パターンＥＸＰＭ，ＥＸＰＳを独立して
設定可能な期待パターン切換制御信号ＥＸＬ１〜ＥＸＬ
４にて各々選択する選択回路１〜４と、前記選択回路１
〜４の出力信号１ａ〜４ａと、前記第１および第２のテ
スタピンの出力データをストローブＳＴＢ１でサンプリ
ングしたデータＣＭＰＭ１，ＣＭＰＳ１あるいはストロ
ーブＳＴＢ２でサンプリングしたデータＣＭＰＭ２，Ｃ
ＭＰＳ２とを比較するための排他的論理和ゲート５〜８
とからなることを特徴とする。
【０００８】また、好ましい実施の形態では、前記第１
および第２のテスタピンがマスターピンおよびスレーブ
ピンである。さらに、前記第１および第２のテスタピン
は、ピンリンク接続可能の関係にあるものである。
および第２のテスタピンがマスターピンおよびスレーブ
ピンである。さらに、前記第１および第２のテスタピン
は、ピンリンク接続可能の関係にあるものである。
【０００９】
【作用】この発明では、第１および第２のテスタピン
（マスターピン、スレーブピン）の２ピン分（つまり２
ビット）の期待パターンを任意に選択可能であるので、
複数の判定ストローブでサンプリングしたデータをそれ
ぞれ任意の期待パターンで比較判定することができる。
このため、テストパターン数を増やさずに複雑な試験が
可能となり、効率の良い試験が実現できる。また、ピン
リンク接続可能の関係にある第１および第２のテスタピ
ンを、従来のコンパレータピンリンク機能用として使用
することに代えて、選択回路をを備えた期待パターン選
択機能用として用いることで、ＩＣ試験装置の使用可能
な全てのテスタピンを有効使用することができる。
（マスターピン、スレーブピン）の２ピン分（つまり２
ビット）の期待パターンを任意に選択可能であるので、
複数の判定ストローブでサンプリングしたデータをそれ
ぞれ任意の期待パターンで比較判定することができる。
このため、テストパターン数を増やさずに複雑な試験が
可能となり、効率の良い試験が実現できる。また、ピン
リンク接続可能の関係にある第１および第２のテスタピ
ンを、従来のコンパレータピンリンク機能用として使用
することに代えて、選択回路をを備えた期待パターン選
択機能用として用いることで、ＩＣ試験装置の使用可能
な全てのテスタピンを有効使用することができる。
【００１０】
【発明の実施の形態】次に、この発明の実施の形態の判
定回路を図１に示す。図１で、この判定回路（期待パタ
ーン選択機能付き判定回路）は、選択回路１〜４と、排
他的論理和ゲート５〜８と、ラッチ回路１１〜１４など
から構成される。
定回路を図１に示す。図１で、この判定回路（期待パタ
ーン選択機能付き判定回路）は、選択回路１〜４と、排
他的論理和ゲート５〜８と、ラッチ回路１１〜１４など
から構成される。
【００１１】選択回路１〜４は、マスターピンＣＭＰＭ
に対応する期待パターンＥＸＰＭとスレーブピンＣＭＰ
Ｓに対応する期待パターンＥＸＰＳとを、独立に制御可
能な選択信号ＥＸＬ１からＥＸＬ４によって、任意に選
択可能である。また、排他的論理和ゲート５〜８は、選
択回路１〜４の出力信号１ａから４ａと、マスターピン
ＣＭＰＭおよびスレーブピンＣＭＰＳのデータを判定用
のストローブＳＴＢ１とＳＴＢ２でそれぞれサンプリン
グしたデータとを、それぞれ比較判定する。
に対応する期待パターンＥＸＰＭとスレーブピンＣＭＰ
Ｓに対応する期待パターンＥＸＰＳとを、独立に制御可
能な選択信号ＥＸＬ１からＥＸＬ４によって、任意に選
択可能である。また、排他的論理和ゲート５〜８は、選
択回路１〜４の出力信号１ａから４ａと、マスターピン
ＣＭＰＭおよびスレーブピンＣＭＰＳのデータを判定用
のストローブＳＴＢ１とＳＴＢ２でそれぞれサンプリン
グしたデータとを、それぞれ比較判定する。
【００１２】すなわち、選択回路１〜４の入力Ａ・Ｂに
は、マスターピンＣＭＰＭ・スレーブピンＣＭＰＳにそ
れぞれ対応する期待パターンＥＸＰＭおよびＥＸＰＳが
それぞれ入力されている。さらに、選択回路１〜４に
は、独立し設定可能な期待パターン切換制御信号ＥＸＬ
１〜ＥＸＬ４がそれぞれ１ビットずつそのセレクタ端子
Ｓに入力されている。
は、マスターピンＣＭＰＭ・スレーブピンＣＭＰＳにそ
れぞれ対応する期待パターンＥＸＰＭおよびＥＸＰＳが
それぞれ入力されている。さらに、選択回路１〜４に
は、独立し設定可能な期待パターン切換制御信号ＥＸＬ
１〜ＥＸＬ４がそれぞれ１ビットずつそのセレクタ端子
Ｓに入力されている。
【００１３】また、選択回路１の出力Ｙからの出力信号
１ａと、マスターピンＣＭＰＭの出力データをストロー
ブＳＴＢ１でサンプリングしたデータＣＭＰＭ１とは、
排他的論理和ゲート５にそれぞれ入力され、排他的論理
和ゲート５において比較される。同様に、選択回路２の
出力信号２ａは、同じマスターピンＣＭＰＭの出力デー
タをストローブＳＴＢ２でサンプリングしたデータＣＭ
ＰＭ２と共に排他的論理和ゲート６に入力されて比較さ
れる。さらに、選択回路３、４の出力信号３ａ・４ａ
は、スレーブピンＣＭＰＳの出力データをストローブＳ
ＴＢ１・ＳＴＢ２でサンプリングされたデータＣＭＰＳ
１・ＣＭＰＳ２と共に排他的論理和ゲート７・８にそれ
ぞれ入力され、比較される。
１ａと、マスターピンＣＭＰＭの出力データをストロー
ブＳＴＢ１でサンプリングしたデータＣＭＰＭ１とは、
排他的論理和ゲート５にそれぞれ入力され、排他的論理
和ゲート５において比較される。同様に、選択回路２の
出力信号２ａは、同じマスターピンＣＭＰＭの出力デー
タをストローブＳＴＢ２でサンプリングしたデータＣＭ
ＰＭ２と共に排他的論理和ゲート６に入力されて比較さ
れる。さらに、選択回路３、４の出力信号３ａ・４ａ
は、スレーブピンＣＭＰＳの出力データをストローブＳ
ＴＢ１・ＳＴＢ２でサンプリングされたデータＣＭＰＳ
１・ＣＭＰＳ２と共に排他的論理和ゲート７・８にそれ
ぞれ入力され、比較される。
【００１４】次に、図２を参照して図１の実施の形態の
判定回路における動作を説明する。すなわち、被測定デ
バイス１０の出力データはテストボードを介してＩＣ試
験装置内のマスターピンＣＭＰＭおよびスレーブピンＣ
ＭＰＳに接続される。また、この出力データは、ラッチ
回路１１〜１４においてそれぞれ判定用のストローブＳ
ＴＢ１あるいはＳＴＢ２でサンプリングされる。そし
て、そのサンプリングしたデータＣＭＰＭ１・ＣＭＰＭ
２・ＣＭＰＳ１・ＣＭＰＳ２と、マスターピンＣＭＰＭ
・スレーブピンＣＭＰＳに対応する期待パターンＥＸＰ
ＭおよびＥＸＰＳとが、排他的論理和ゲート５〜８にお
いてそれぞれ比較判定される。
判定回路における動作を説明する。すなわち、被測定デ
バイス１０の出力データはテストボードを介してＩＣ試
験装置内のマスターピンＣＭＰＭおよびスレーブピンＣ
ＭＰＳに接続される。また、この出力データは、ラッチ
回路１１〜１４においてそれぞれ判定用のストローブＳ
ＴＢ１あるいはＳＴＢ２でサンプリングされる。そし
て、そのサンプリングしたデータＣＭＰＭ１・ＣＭＰＭ
２・ＣＭＰＳ１・ＣＭＰＳ２と、マスターピンＣＭＰＭ
・スレーブピンＣＭＰＳに対応する期待パターンＥＸＰ
ＭおよびＥＸＰＳとが、排他的論理和ゲート５〜８にお
いてそれぞれ比較判定される。
【００１５】ここで、期待パターンＥＸＰＭ・ＥＸＰＳ
を選択回路１〜４により任意に選択することで、例え
ば、マスターピンＣＭＰＭの判定用のストローブＳＴＢ
１でサンプリングしたデータＣＭＰＭ１・ＣＭＰＳ１を
スレーブピンＣＭＰＳの期待パターンＥＸＰＳで判定
し、また、判定用のストローブＳＴＢ２でサンプリング
したデータＣＭＰＭ２およびＣＭＰＳ２をマスターピン
ＣＭＰＭの期待パターンＥＭＰＭで判定するというよう
な、自由度の高い試験が可能となる。
を選択回路１〜４により任意に選択することで、例え
ば、マスターピンＣＭＰＭの判定用のストローブＳＴＢ
１でサンプリングしたデータＣＭＰＭ１・ＣＭＰＳ１を
スレーブピンＣＭＰＳの期待パターンＥＸＰＳで判定
し、また、判定用のストローブＳＴＢ２でサンプリング
したデータＣＭＰＭ２およびＣＭＰＳ２をマスターピン
ＣＭＰＭの期待パターンＥＭＰＭで判定するというよう
な、自由度の高い試験が可能となる。
【００１６】表１に、期待パターン切換制御信号ＥＸＬ
１からＥＸＬ４の設定に対する、その時のマスターピン
ＣＭＰＭ・スレーブピンＣＭＰＳのサンプリングデータ
を比較判定するための期待パターンＥＸＰＭ・ＥＸＰＳ
の選択結果の一覧を示す。
１からＥＸＬ４の設定に対する、その時のマスターピン
ＣＭＰＭ・スレーブピンＣＭＰＳのサンプリングデータ
を比較判定するための期待パターンＥＸＰＭ・ＥＸＰＳ
の選択結果の一覧を示す。
【００１７】
【表１】
【００１８】
【発明の効果】この発明のＩＣ試験装置の判定回路によ
れば、効率の良い試験が実現できるとともに、ＩＣ試験
装置の使用可能なテスタピンを有効使用できるＩＣ試験
装置の判定回路を提供することができる。
れば、効率の良い試験が実現できるとともに、ＩＣ試験
装置の使用可能なテスタピンを有効使用できるＩＣ試験
装置の判定回路を提供することができる。
【図１】この発明の実施の形態の判定回路のブロック図
である。
である。
【図２】図１の動作を説明するための波形図である。
【図３】従来の判定回路のブロック図である。
１〜４ 期待パターン選択回路 ５〜８ 排他的論理和ゲート
Claims (3)
- 【請求項１】 ＩＣ試験装置内の第１および第２のテス
タピン(CMPM,CMPS)に対応する期待パターン(EXPM,EXPS)
を独立して設定可能な期待パターン切換制御信号(EXL1
〜EXL4) にて各々選択する選択回路(1〜4)と、 前記選択回路(1〜4)の出力信号(1a 〜4a) と、前記第１
および第２のテスタピンの出力データを第１のストロー
ブ(STB1)でサンプリングしたデータ(CMPM1,CMPS1) ある
いは第２のストローブ(STB2)でサンプリングしたデータ
(CMPM2,CMPS2)とを比較するための排他的論理和ゲート
(5〜8)とからなることを特徴とするＩＣ試験装置の判定
回路。 - 【請求項２】 前記第１および第２のテスタピンがマス
ターピン(CMPM)およびスレーブピン(CMPS)であることを
特徴とする請求項１記載の判定回路。 - 【請求項３】 前記第１および第２のテスタピンがピン
リンク接続可能の関係にあることを特徴とする請求項
１、２または３記載の判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276932A JPH0996660A (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置の判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276932A JPH0996660A (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置の判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0996660A true JPH0996660A (ja) | 1997-04-08 |
Family
ID=17576422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276932A Pending JPH0996660A (ja) | 1995-09-29 | 1995-09-29 | Ｉｃ試験装置の判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0996660A (ja) |
-
1995
- 1995-09-29 JP JP7276932A patent/JPH0996660A/ja active Pending
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