JPS62237367A - ハイ・インピ−ダンス機能素子を備えた論理回路の測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ハイ・インピーダンス機能素子を備えた論理
回路の測定装置に関する。

〈従来技術〉 いわゆるスリーステート素子のようなハイ・インピーダ
ンス素子を備えた論理回路の特性試験においては、出力
の’ＨＪ状態及び’ＬＪ状態の他に、ハイ・インピーダ
ンス状態ｃ以下、’Ｈ３−ＺＪ状態という）を測定しな
ければならない。

ところで、出力状態が’ＨＪ状態と’ＬＪ状態との二つ
の状態となる一般的な論理回路の特性試験には、第３図
に略示したような測定装置が用いられる。同図において
、１０は被測定論理回路、２０はテスタ部、、３０はＣ
Ａ　Ｅ　（Ｃｏｍｐｕｔｅｒ　ＡｉｄｅｄＥｎＢＩｎｅ
ｅｒ４ｎｇ）を示している。

テスタ部２０は、被測定論理回路１０の出力信号を与え
られる二つの比較器２１，２２を含み、比較器２１．２
２には、被測定論理回路１０の出力レベルに応じたスレ
ンシ、ＪレドレベルＶＨ，ＶＬ（’ＨＪ状態＞ＶＨ＞Ｖ
Ｌ　＞　’ＬＪ状ｔＩＭ）がそれぞれ設定されている。

比較器２１．２２の出力信号はＣＰＵ２３に与えられる
。

ＣａＦ２２は、被測定論理回路１０の構成をプログラム
されており、所定の入力データに対して、被測定論理回
路１０が正常動作したときと同じデータパターンである
基準データパターンを出力して、これをテスタ部２０に
与える。

テスタ部２０のＣＰＵ２３は、ＣａＦ３０から与えられ
た基準データパターンと、比較器２１．２２を介して実
測によって得られた測定データパターンとを比較する。

そして、測定データパターンが基準データパターンに一
致していた場合に、その被測定論理回路１０を良品と判
定し、一方、両パターンが一致しない場合は、その被測
定論理回路１０を不良品と判定する。

〈発明が解決しようとする問題点〉 しかしながら、上述したような従来の測定装置によって
、ハイ・インピーダンス素子を備えた論理回路を測定し
ようとすると、次のような問題点が生じる。

■第３図に示した測定装置は、比較器２１．２２の出力
信号が、共に’ＨＪ状態または’ＬＪ状態であるか否か
によって、被測定論理回路１ｏの良否を判定する。一方
、ハイ・インピーダンス機能素子を備えた論理回路を測
定する場合、その出力端子にプルアンプ抵抗およびプル
ダウン抵抗を接続して、’Ｈｉ−Ｚ」状態の出力レベル
を設定しても、この出力レベルは’ＨＪ状態とｒＬｊ状
態との中間値をとる。そのため、前記比較器２１．２２
の一方が’ＨＪ状態、他方が’ＬＪ状態となり、前記測
定装置によっては、その被測定論理回路が正常か否かを
判定することができない。

■また、第３図において説明したＣａＦ２２では、’Ｈ
ｉ　　ＺＪ状態を示す出力データパターンが不定形とな
る。そのために、ハイ・インピーダンス機能素子を備え
た論理回路を測定する場合、ＣａＦ２２の出力データパ
ターンをそのまま利用することができない。

一方、第３図に示した測定装置とは別に、ハイ・インピ
ーダンス機能素子を備えた論理回路を測定する装置も提
案されている。しかし、このような装置は、その構成が
複雑なために極めて高価であるという問題がある。

本発明は、上記の問題点を解消するためになされたもの
であって、ハイ・インピーダンス機能素子を備えた論理
回路の特性試験を行うことができる比較的に簡単な構成
の測定装置を提供することを目的としている。

く問題点を解決するための手段〉 上記の目的を達成するために、本発明は次のような特徴
を備えている。

即ち、本発明は、インピーダンス制御データパターンＹ
により、出力インピーダンスがハイ・インピーダンス状
態になるハイ・インピーダンス機能素子を含む論理回路
の測定装置であって、後述する演算処理部と、データパ
ターン変換部と、テスタ部とから構成されている。

前記演算処理部は、被測定論理回路の構成をプログラム
として備えており、このプログラムに基づいて入力デー
タパターンを演算処理して、正常な被測定論理回路の出
力と同様のデータパターンＸを出力する。前記データパ
ターンＸに含まれるハイ・インピーダンス状態のデータ
は不定データとして出力される。

データパターン変換部は、前記演算処理部から与えられ
るデータパターンＸと、インピーダンス制御データパタ
ーンＹとを、Ａ＝Ｘ−Ｙ＋０４と、Ａ′＝Ｘ・Ｙに変換
する。これにより前記データパターンｘ、ｘ’に含まれ
る不定データは、インピーダンス制御データパターンＹ
またはＹで置き換えられて、変換データパターンＡ１Ａ
′として出力される。

テスタ部は、被測定論理回路の出力信号を与えられると
ともに、この被測定論理回路の出力レベルの関連で定め
られるスレッショルドレベルＶＨ１、ＶＬＩ、ＶＨ２、
ＶＬ２　（ＶＨＩ＞　ＶＬＩ＞　ＶＨ２＞　ＶＬ２）を
有した比較手段を備えている。そして、第１の測定にお
いて、前記スレッショルドレベルＶＨＩとＶＬｌとを持
った比較手段の測定データパターンＣが前記変換データ
パターンＡに一致しているか否かを判別する。続いて、
第２の測定において、スレッショルドレベルＶＨ２とＶ
ＬＩとを持った比較手段の出力である測定データパター
ンＣ′が前記変換データパターンＡ′に一致しているか
否かを判別する。このような２回の測定によって、被測
定論理回路の良否が判定される。

〈実施例〉 第１図は本発明の実施例の構成の概略を示したブロック
図である。

同図において、４０はハイ・インピーダンス機能素子と
してのスリーステート素子を備えた被測定論理回路であ
る。但し、図に示した被測定論理回路４０は、スリース
テート素子だけを抜き出して示している。被測定論理回
路４０において、Ｔ１は入力端子、Ｔ２は出力端子、Ｔ
３はインピーダンス制御端子である。この論理回路４０
は、インピーダンス制御端子Ｔ３がｒＬ」状態の時に、
出力インピーダンスが’ＨＪ状態になる。

５０は演算処理部としてのＣＡＥを示している。

ＣＡＥ５０は、被測定論理回路４０の構成をプログラム
として備えており、このプログラムに基づいて入力デー
タパターンを演算処理して、正常な被測定論理回路と同
様のデータパターンＸを出力する。前記データパターン
Ｘに含まれるハイ・インピーダンス状態のデータは不定
データとして出力される。

６０はデータパターン変換部としてのＣＰＵである。Ｃ
ＰＵ６０は前記ＣＡＥ５０から与えられるデータパター
ンＸと、インピーダンス制御データパターンＹとを、Ａ
＝Ｘ　−Ｙ＋　Ｏ・Ｙと、Ａ′＝Ｘ・Ｙ＋１−Ｖに変換
し、前記データパターンＡ、Ａ’に含まれる不定データ
を、インピーダンス制御データパターンＹまたはＹで置
き換えて、変換データパターンＡ、Ａ’　として出力す
る。

７０はテスタ部であり、このテスタ部は、被測定論理回
路４０の出力信号を与えられる。被測定論理回路４０の
出力端子と接続する入力端子には、プルアンプ抵抗Ｒ１
とプルダウン抵抗Ｒ２とが接続されている。これらの抵
抗Ｒ１、Ｒ２は、被測定論理回路４０が’Ｈｉ　　ＺＪ
状態のときに、その出力レベルを特定するために設けら
れている。

被測定論理回路４０の出力信号は比較器７１．７２の一
方入力として与えられる。比較器７１は、スイッチＳＷ
Ｉに択一的に選択されるスレッショルドレベルＶＨ１、
ＶＨ２を設定される。一方、比較器７２は、スイッチＳ
Ｗ２で択一的に選択されるスレッショルドレベル■Ｌ１
、ＶＬ２を設定される。

これらのスレッショルドレベルは、被測定論理回路４０
の出力レベル（’ＨＪ状態、’ＬＪ状態および’Ｈｉ−
ＺＪ状Ｂ）との関連で次のように設定されている。

’ＨＪ状態＞ＶＨＩ＞ＶＬＩ＞　’Ｈ１−ＺＪ状態〉Ｖ
Ｈ２＞ＶＬ２＞　’ＬＪ状態 比較器７１．７２の出力である測定データパターンｃ、
ｃ’　は、ＣＰＵ７３に与えられる。ｃｐＵ７３は前記
測定データパターンｃ、ｃ’を、ＣＰＵ６０から与えら
れた変換データパターンＢ、Ｂ′と比較することにより
、被測定論理回路４０の良否を判定する。

次に、上述した構成を備えた実施例の作用を、第２図に
したがって説明する。

第２図ｆａｔに示すように、被測定論理回路４０から、
’ＨＪ状ＩＬｊ−ｒ　Ｌ　Ｊ状態−’Ｈ４−ＺＪ状態と
変化する信号パターンが出力されたとする。このとき、
インピーダンス制御端子Ｔ３には、第２図（ｂｌに示す
ようなインピーダンス制御用のデータパターンＹが入力
している。

テスタ部７０は、被測定論理回路４０から与えられた前
記信号パターンに対して２回の繰り返し測定を行う。

第１の測定において。テスタ部７０のスイッチＳＷ１、
ＳＷ２は接点ａ側に接続している。そのため、比較器７
１にはスレッショルドレベルＶｌ（１が、比較器７２に
はスレッショルドレベルＶＬＩが、それぞれ設定される
。したがって、比較器７１．７２は、第２図ｔｅｌに示
すように、’１００Ｊの測定パターンＣを出力する。

第２の測定において、前記ＳＷＩ、ＳＷ２は接点す側に
接続され、比較器７１にはスレッショルドレベルＶｌ（
２が、比較器７２にはスレッショルドレベルＶＬ２が、
それぞれ設定される。したがって、比較器７１７２は、
第２図（ｄｌに示すように、’１０１Ｊの測定データパ
ターンＣ′を出力する。

一方、ＣＡＥ５０は、被測定論理回路４０に与えられる
入力と、同じ入力データを与えられることにより、’１
０＊Ｊで示されるデータパターンを出力する。ここで、
車は、’Ｈｉ−ＺＪ状態に基づく不定データを示す。

ＣＰＵ６０は、ＣＡＥ５０から前記データパターン「ｌ
Ｏ＊」と、インピーダンス制御データパターンＹ　’１
１０Ｊとを与えられる。そして、これらのデータパター
ンを第１の測定のときには、Ａ＝Ｘ−Ｙ＋Ｏ−Ｙに変換
し、第２の測定のときには、Ａ’−Ｘ−Ｙ＋１・Ｙに変
換する。

その結果、第１の測定の場合には、前記データパターン
Ｘ「１０＊Ｊの不定データ＊は、ＣＰＵ６０により、そ
のときのインピーダンス＄１１　御データパターンＹ「
０」で置き換えられる。このような置換処理により、Ｃ
ＰＵ６０からは変換データパターンＡとして’１００Ｊ
が出力される。

一方、第２の測定の場合には、前記出力データパターン
Ｘ’ｌＯ＊」に含まれる不定データ＊は、ＣＰＵ６０に
よって、そのときのインピーダンス制御データパターン
’７　’　Ｉ　Ｊで置き換えられる。

その結果、ＣＰＵ６０からは’１０１Ｊで示される変換
データパターンＡ′が出力される。

テスタ部７０のＣＰＵ７３は、第１の測定により比較器
７１．７２から得られる測定データパターンＣが、ＣＰ
Ｕ６０から与えられる変換データパターンＡに一致して
いるかを判別する。例えば、第２図に示した例では、第
１の測定により得られる測定データパターンは’１００
Ｊであり、また、ＣＰＵ６０から与えられる変換データ
パターンＡは’１００Ｊであるから、両データパターン
は一致している。

第１の測定の結果、測定データパターンＣが、変換デー
タパターンＢに一敗していると、続いて、ＣＰＵ７３は
、第２の測定により比較器７１．７２から与えられる措
定データパターンＣ′が、ＣＰＵ６０から与えられる変
換データパターンＡ′に一致しているかを判別する。第
２図に示した例では、測定データパターンＣ′が’ｌ０
ＩＪ、変換データパターンＡ′が’ｌ０ＩＪであるから
、両データパターンは一致している。

第１及び第２の測定の結果、測定データパターンｃ、ｃ
’が変換データパターンＡ、Ａ’に一致していると、被
測定論理回路４０は正常な動作をしいることになるから
、この場合、ＣＰＵ７３は、その被測定論理回路４０を
良品と判定する。

一方、例えば、第１の測定により得られた測定データパ
ターンＣが’１１０Ｊであるとすると、この測定データ
パターンＣは前記変換データパターンＡ’１ＯＯＪに一
致していない。このことは、その被測定論理回路４０は
正常な動作をしていなごとを意味する。したがって、こ
の場合、ＣＰＵ７３は、その被測定論理回路４０を不良
品と判定する。このように、第１または第２の測定によ
って得られた測定データパターンｃ、ｃ’が、変換デー
タパターンＡ、Ａ’に一致していないと、その被測定論
理回路４０は不良品と判定される。

〈発明の効果〉 上述したように、本発明に係る測定装置は、第１及び第
２の測定において、テスタ部に含まれる比較手段の複数
のスレッショルドレベルを適宜に設定して二つの測定デ
ータパターンｃ、ｃ’を得る一方、演算処理部の出力デ
ータパターン中の不定データを適宜に変換・置換して変
換枦−タバタ−ンＡ、Ａ’を得ており、前記測定データ
パターンｃ、ｃ’　と変換データパターンＡ、Ａ’　と
の一致・不一致を判別して、被測定論理回路の良否を判
定している。

このように、本発明に係る測定装置は、比較的に簡単な
構成によってハイ・インピーダンス機能素子を備えた論
理回路の特性試験を行うことができる。しかも、本発明
装置は、第３図に示したような’ＨＪ状態及び’ＬＪ状
態のみを判定する測定装置の構成に若干の変更を加える
ことによって、ハイ・インピーダンス機能素子を備えた
論理回路の特性試験を行うことができるので、たいへん
実用的でもある。

【図面の簡単な説明】

第１図は本発明の実施例の構成の概略を示したブロック
図、第２図は第１図に示した装置の動作波形図、第３図
は従来の測定装置の構成の概略を示したブロック図であ
る。 ４０・・・被測定論理回路、５０・・・ＣＡＥ、６０・
・・ＣＰＵ、７０・・・テスタ部。 ｓ　１　図 入ｈテ“−７ 第２ｍ 第３図

Claims (1)

【特許請求の範囲】
1. （１）被測定論理回路の構成をプログラムされており、
   このプログラムに基づいて入力データを演算処理して、
   正常な被測定論理回路の出力と同様のデータパターンＸ
   を出力するとともに、前記データパターンＸに含まれる
   ハイ・インピーダンス状態のデータを不定データとして
   出力する演算処理部と、 前記演算処理部から与えられるデータパターンＸと、被
   測定論理回路のインピーダンス制御用のデータパターン
   Ｙとを、Ａ＝Ｘ・Ｙ＋０・＠Ｙ＠と、Ａ′＝Ｘ・Ｙ＋１
   ・＠Ｙ＠に変換するデータパターン変換部と、 被測定論理回路の出力信号を与えられるとともに、この
   被測定論理回路の出力レベルの関連で定ＶＬ２（ＶＨ１
   ＞ＶＬ１＞ＶＨ２＞ＶＬ２）を有した比較手段を備え、
   第１の測定において、前記スレッショルドレベルＶＨ１
   とＶＬ１とを持った比較手段の出力である測定データパ
   ターンＣが前記変換データパターンＡと一致しているか
   否かを判別し、さらに、第２の測定において、前記スレ
   ッショルドレベルＶＨ２とＶＬ２とを持った比較手段の
   出力である測定データパターンＣ′が前記変換データパ
   ターンＡ′に一致しているか否かを判別することによっ
   て、被測定論理回路の良否を判定するテスタ部とを具備
   したことを特徴とするハイ・インピーダンス機能素子を
   備えた論理回路の測定装置。