JPS628213A - 関数発生回路 - Google Patents
関数発生回路Info
- Publication number
- JPS628213A JPS628213A JP14711985A JP14711985A JPS628213A JP S628213 A JPS628213 A JP S628213A JP 14711985 A JP14711985 A JP 14711985A JP 14711985 A JP14711985 A JP 14711985A JP S628213 A JPS628213 A JP S628213A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリを利用したテーブル方式の関数発生回
路において、メモリの容量削減に関するらのである。
路において、メモリの容量削減に関するらのである。
（従来の技術）
第３図は従来のメモリを利用したテーブル方式の関数発
生回路の一例を示すブロック図である。
生回路の一例を示すブロック図である。
ＲＡＭやＲＯＭなどからなるメモリ１０は入力データＸ
によりアドレスを指定されて、関数出力データｆ（×）
を発生させる。
によりアドレスを指定されて、関数出力データｆ（×）
を発生させる。
（発明が解決しようとする問題点）
しかしながら、入力データのビット数をｎ、出力データ
のビット数を１とすると、必要なメモ°り容ｆｆ１ｃは
Ｃ−２ｎ −１となる。例えばｎ−１６゜１−１６とし
た場合、Ｃ−２言６・１６−１２８Ｋ Ｂとなり、大容
母のメモリを必要とする。
のビット数を１とすると、必要なメモ°り容ｆｆ１ｃは
Ｃ−２ｎ −１となる。例えばｎ−１６゜１−１６とし
た場合、Ｃ−２言６・１６−１２８Ｋ Ｂとなり、大容
母のメモリを必要とする。
本発明は上記の問題点を解決するためになされたもので
、メモリ容器を削減できるテーブル方式の関数発生回路
を実現することを目的とする。
、メモリ容器を削減できるテーブル方式の関数発生回路
を実現することを目的とする。
（問題点を解決するための手段）
本発明は、入力データに対応して所定の関数出力データ
を発生する関数発生口・路に関するもので、その特徴と
するところは入力データの上位ビットによりアドレスを
指定され所定間隔の入力データごとに対応する関数出力
データを発生する第１のメモリと、前記入力データによ
りアドレスを指定され前記関数出力と所定間隔ごとの前
記入力データに対応する前記関数出力との差に対応する
出力を前記第１のメモリ出力より小さいビット数で発生
する第２のメモリと、前記第１のメモリ出力データと前
記第２のメモリ出力データを加算する加算器とを備え加
算器から関数出力データを発生するように構成した点に
ある。
を発生する関数発生口・路に関するもので、その特徴と
するところは入力データの上位ビットによりアドレスを
指定され所定間隔の入力データごとに対応する関数出力
データを発生する第１のメモリと、前記入力データによ
りアドレスを指定され前記関数出力と所定間隔ごとの前
記入力データに対応する前記関数出力との差に対応する
出力を前記第１のメモリ出力より小さいビット数で発生
する第２のメモリと、前記第１のメモリ出力データと前
記第２のメモリ出力データを加算する加算器とを備え加
算器から関数出力データを発生するように構成した点に
ある。
（作用）
上記のような構成の関数発生回路によれば、第１のメモ
リから所定間隔ごとの入力データに対応する関数出力を
発生し、第２のメモリから前記所定間隔内の入力データ
に対応する差分データを発生し、加算器で２つのメモリ
出力を加えることにより、前記目的を達成することがで
きる。
リから所定間隔ごとの入力データに対応する関数出力を
発生し、第２のメモリから前記所定間隔内の入力データ
に対応する差分データを発生し、加算器で２つのメモリ
出力を加えることにより、前記目的を達成することがで
きる。
（実施例）
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係る関数発生回路の一実施例を示す構
成ブロック図である。１は１６ビツトの入力データＸの
−Ｈ＋／１３ビットからなるデータＡ１によりアドレス
指定される（２Ｉ３・１６ビツトー）１６ＫＢの第１の
メモリｔＶＩ＋、２は１６ビツトの入力データＸそのも
のをアドレス人力Ａ２とする（２′６・８ビット−）６
４ＫＢの第２のメモリＭ２．３はこの第２のメモリ２の
出力データＤ２のＭＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉ
ｃａｎｔ ３ｆｔ）出力ＯＭが接続する符号バイトＳ
。
成ブロック図である。１は１６ビツトの入力データＸの
−Ｈ＋／１３ビットからなるデータＡ１によりアドレス
指定される（２Ｉ３・１６ビツトー）１６ＫＢの第１の
メモリｔＶＩ＋、２は１６ビツトの入力データＸそのも
のをアドレス人力Ａ２とする（２′６・８ビット−）６
４ＫＢの第２のメモリＭ２．３はこの第２のメモリ２の
出力データＤ２のＭＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉ
ｃａｎｔ ３ｆｔ）出力ＯＭが接続する符号バイトＳ
。
４は前記第１のメモリ１の１６ビツトの出力データＤ１
．前記第２のメモリ２の８ビツトの出力データＤ２およ
び一１記符号バイト３の８ビツトの出力データＤ３が接
続し１６ビツトの関数出力ｆ（Ｘ）を発生する１６ビツ
トの加算器である°。
．前記第２のメモリ２の８ビツトの出力データＤ２およ
び一１記符号バイト３の８ビツトの出力データＤ３が接
続し１６ビツトの関数出力ｆ（Ｘ）を発生する１６ビツ
トの加算器である°。
上記のような構成の装置の動作を第２図の動作説明図を
用いて以下に説明する。ｆ（ｘ）はここで実現しようと
している関数で滑かさを示す次の条件を満足する。
用いて以下に説明する。ｆ（ｘ）はここで実現しようと
している関数で滑かさを示す次の条件を満足する。
１Δｘ ｌ ＜２”に対して
ｌ ｆ （ｘ＋Δｘ）−ｆ ＜Ｘ’）＋＜２”入力デー
タＸに対し第１のメモリ１はＸの間隔ΔＸごとに変化す
る関数出力ｆ （Ｘｏｌ 、ｆ” （Ｘ＋ ）、ｆ（Ｘ
２）、・・・を発生する。一方第２のメモリは入力デー
タＸに対し関数ｆ （ｘ）の関数出力ｒ（Ｘｏ ）、
ｆ （Ｘ＋ ＞、 ｆ （Ｘ２ ）、 ＝に対する差分
出力Δｆ （ｘ）を発生する。任意の入力データＸ−Ｘ
＠に対し第１のメモリ１は関数データｆ（Ｘｏ）をＤｌ
として１６ビツトで出力し、第２のメモリ２は正負の差
分データΔｆ（Ｘｓ）を０２として８ビツトで出力する
（負のデータは１の補数で表す）。符号バイト３はデー
タＤ２のＭＳＢ出力がＯのときｏｏｏｏｏｏｏｏ、デー
タＤ２のＭＳＢ出力が１のとき１１１１１１１１の８ビ
ツト出力Ｄ３を発生する。データＤ３はデータＤ２と組
合されてその上位ビットとなり、前記差分データΔｆ（
Ｘａ）に対応する１６ビツトのデー′ タ出力とな
って加算器４に加わる。加算器４はその他方の入力に前
記第１のメモリ１の１６ビツト出力データＤ１が加わる
から、結果として関数データｆ （Ｘｏ ）と差分デー
タΔｆ（Ｘａ）の和すなわらｆ（Ｘａ）に対応する１６
ビツトの１１１Ｉ数データ出力を発生する。
タＸに対し第１のメモリ１はＸの間隔ΔＸごとに変化す
る関数出力ｆ （Ｘｏｌ 、ｆ” （Ｘ＋ ）、ｆ（Ｘ
２）、・・・を発生する。一方第２のメモリは入力デー
タＸに対し関数ｆ （ｘ）の関数出力ｒ（Ｘｏ ）、
ｆ （Ｘ＋ ＞、 ｆ （Ｘ２ ）、 ＝に対する差分
出力Δｆ （ｘ）を発生する。任意の入力データＸ−Ｘ
＠に対し第１のメモリ１は関数データｆ（Ｘｏ）をＤｌ
として１６ビツトで出力し、第２のメモリ２は正負の差
分データΔｆ（Ｘｓ）を０２として８ビツトで出力する
（負のデータは１の補数で表す）。符号バイト３はデー
タＤ２のＭＳＢ出力がＯのときｏｏｏｏｏｏｏｏ、デー
タＤ２のＭＳＢ出力が１のとき１１１１１１１１の８ビ
ツト出力Ｄ３を発生する。データＤ３はデータＤ２と組
合されてその上位ビットとなり、前記差分データΔｆ（
Ｘａ）に対応する１６ビツトのデー′ タ出力とな
って加算器４に加わる。加算器４はその他方の入力に前
記第１のメモリ１の１６ビツト出力データＤ１が加わる
から、結果として関数データｆ （Ｘｏ ）と差分デー
タΔｆ（Ｘａ）の和すなわらｆ（Ｘａ）に対応する１６
ビツトの１１１Ｉ数データ出力を発生する。
このような構成の装置によれば、必要なメモリ容量は２
” （１６／２コ＋８）−８０ＫＢとなり、従来方式の
２１６・１６−１２８ＫＢに対し大幅に削減できる。
” （１６／２コ＋８）−８０ＫＢとなり、従来方式の
２１６・１６−１２８ＫＢに対し大幅に削減できる。
一般に入力データのビット数がｎ１関数出力データのビ
ット数が１の関数発生回路において、実現しようとする
関数の滑かさが、 ＩΔＸＩ＜２”に対して Ｉｆ’（ｘ ＋Δ Ｘ）−ｆ （Ｘ） Ｉ＜２”
（ｍ＜ ｌ ） の条件を満たす場合には、メモリ１のアドレス入力のビ
ット数をｎ−Ｔ、メモリ１の出力データのビット数を１
１メモリ２のアドレス入力のビット数をｎ、メ・モリ２
の出力データのビット数をｍとすると、メ、モリ容ｆｆ
１Ｃは Ｃ−２” ＜ｍ＋ ｌ／２” ） となり、Ｔが大きく、ｍと１の差が大きいとき大きな削
減効果が得られる。
ット数が１の関数発生回路において、実現しようとする
関数の滑かさが、 ＩΔＸＩ＜２”に対して Ｉｆ’（ｘ ＋Δ Ｘ）−ｆ （Ｘ） Ｉ＜２”
（ｍ＜ ｌ ） の条件を満たす場合には、メモリ１のアドレス入力のビ
ット数をｎ−Ｔ、メモリ１の出力データのビット数を１
１メモリ２のアドレス入力のビット数をｎ、メ・モリ２
の出力データのビット数をｍとすると、メ、モリ容ｆｆ
１Ｃは Ｃ−２” ＜ｍ＋ ｌ／２” ） となり、Ｔが大きく、ｍと１の差が大きいとき大きな削
減効果が得られる。
（発明の効果）
以上述べたように本発明によれば、メモリ容量を削減で
きるテーブル方式の関数発生回路を簡単な構成で実現す
ることができる。
きるテーブル方式の関数発生回路を簡単な構成で実現す
ることができる。
第１図は本発明に係る関数発生回路の一実施例を示す構
成ブロック図、第２図は第１図装置の動作を説明づるた
めの動作説明図、第３図は従来の関数発生回路の構成を
示すブロック構成図である。 １・・・第１のメモリ、２・・・第２のメモリ、４・・
・加算器、Ｘ・・・入力データＮ ｆ （Ｘ）・・・関
数出力データ。
成ブロック図、第２図は第１図装置の動作を説明づるた
めの動作説明図、第３図は従来の関数発生回路の構成を
示すブロック構成図である。 １・・・第１のメモリ、２・・・第２のメモリ、４・・
・加算器、Ｘ・・・入力データＮ ｆ （Ｘ）・・・関
数出力データ。
Claims (1)
- 入力データに対応して所定の関数出力データを発生する
関数発生回路において、入力データの上位ビットにより
アドレスを指定され所定間隔の入力データごとに対応す
る関数出力データを発生する第１のメモリと、前記入力
データによりアドレスを指定され前記関数出力と所定間
隔ごとの前記入力データに対応する前記関数出力との差
に対応する出力を前記第１のメモリ出力より小さいビッ
ト数で発生する第２のメモリと、前記第１のメモリ出力
データと前記第２のメモリ出力データを加算する加算器
とを備え、加算器から関数出力データを発生するように
構成したことを特徴とする関数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14711985A JPS628213A (ja) | 1985-07-04 | 1985-07-04 | 関数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14711985A JPS628213A (ja) | 1985-07-04 | 1985-07-04 | 関数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628213A true JPS628213A (ja) | 1987-01-16 |
Family
ID=15422959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14711985A Pending JPS628213A (ja) | 1985-07-04 | 1985-07-04 | 関数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997165A (ja) * | 1995-09-30 | 1997-04-08 | Nec Corp | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 |
-
1985
- 1985-07-04 JP JP14711985A patent/JPS628213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997165A (ja) * | 1995-09-30 | 1997-04-08 | Nec Corp | ２進化１０進数の純２進数変換回路及び純２進数の２進化１０進数変換回路 |
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