JPH0997771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0997771A JPH0997771A JP7253828A JP25382895A JPH0997771A JP H0997771 A JPH0997771 A JP H0997771A JP 7253828 A JP7253828 A JP 7253828A JP 25382895 A JP25382895 A JP 25382895A JP H0997771 A JPH0997771 A JP H0997771A
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- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 高融点シリサイド層を有する導電層が形成さ
れる半導体装置において、低抵抗化をはかるものであ
る。 【解決手段】 高融点金属シリサイド層を有する導電層
が形成されてなる半導体装置の製造方法において、高融
点金属シリサイド層の成膜工程と、高融点金属シリサイ
ド層をアモルファス化するイオン注入工程と、その後上
記高融点金属シリサイド層を再結晶化するアニール工程
とを採って目的とする半導体装置を得る。
れる半導体装置において、低抵抗化をはかるものであ
る。 【解決手段】 高融点金属シリサイド層を有する導電層
が形成されてなる半導体装置の製造方法において、高融
点金属シリサイド層の成膜工程と、高融点金属シリサイ
ド層をアモルファス化するイオン注入工程と、その後上
記高融点金属シリサイド層を再結晶化するアニール工程
とを採って目的とする半導体装置を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置特に高
融点金属シリサイド層を電極や配線層等の導電層として
形成される半導体装置の製造方法に係わる。
融点金属シリサイド層を電極や配線層等の導電層として
形成される半導体装置の製造方法に係わる。
【０００２】
【従来の技術】各種半導体装置例えば半導体集積回路に
おいて、ＷＳｉX すなわち高融点金属シリサイド層を、
電極や配線等の低抵抗導電層として形成することが広く
行われている。
おいて、ＷＳｉX すなわち高融点金属シリサイド層を、
電極や配線等の低抵抗導電層として形成することが広く
行われている。
【０００３】図２に、その一例の要部の概略断面図を示
すように、回路素子としての絶縁ゲート型電界効果トラ
ンジスタ（以下ＭＩＳ−ＦＥＴという）が形成された例
えば、半導体集積回路装置においては、例えばＳｉ半導
体基体１の表面の、素子形成部以外に局部的熱酸化いわ
ゆる LOCOS（Local Oxidation of Silicon）によってＳ
ｉＯ2 よりなる素子分離絶縁層２が形成され、この素子
分離絶縁層２よって囲まれた素子形成領域に、例えばＳ
ｉＯ2 膜によるゲート絶縁膜３が形成され、これの上に
不純物がドープされた多結晶Ｓｉすなわち多結晶半導体
層４とこれの上に比較的低抵抗のＷＳｉX 層すなわち高
融点シリサイド層５とが積層されてなるゲート電極６が
形成され、このゲート部の両側にソースおよびドレイン
領域７ｓおよび７ｄがそれぞれ不純物のイオン注入等に
よって形成されて、ＭＩＳ−ＦＥＴが形成される。
すように、回路素子としての絶縁ゲート型電界効果トラ
ンジスタ（以下ＭＩＳ−ＦＥＴという）が形成された例
えば、半導体集積回路装置においては、例えばＳｉ半導
体基体１の表面の、素子形成部以外に局部的熱酸化いわ
ゆる LOCOS（Local Oxidation of Silicon）によってＳ
ｉＯ2 よりなる素子分離絶縁層２が形成され、この素子
分離絶縁層２よって囲まれた素子形成領域に、例えばＳ
ｉＯ2 膜によるゲート絶縁膜３が形成され、これの上に
不純物がドープされた多結晶Ｓｉすなわち多結晶半導体
層４とこれの上に比較的低抵抗のＷＳｉX 層すなわち高
融点シリサイド層５とが積層されてなるゲート電極６が
形成され、このゲート部の両側にソースおよびドレイン
領域７ｓおよび７ｄがそれぞれ不純物のイオン注入等に
よって形成されて、ＭＩＳ−ＦＥＴが形成される。
【０００４】
【発明が解決しようとする課題】上述したように各種半
導体装置において、ＷＳｉX 等の高融点シリサイド層を
ゲート電極等の電極、更に例えばこのゲート電極の他部
への電気的連結の配線等の導電層として用いられるもの
であり、このＷＳｉX は、その化学量論組成のｘ＝２で
最も小さい抵抗を示すものであるが、実際に成膜した単
層もしくは多結晶半導体層との積層構造の電極ないしは
配線等の導電層としての抵抗が大きくなり勝ちである。
導体装置において、ＷＳｉX 等の高融点シリサイド層を
ゲート電極等の電極、更に例えばこのゲート電極の他部
への電気的連結の配線等の導電層として用いられるもの
であり、このＷＳｉX は、その化学量論組成のｘ＝２で
最も小さい抵抗を示すものであるが、実際に成膜した単
層もしくは多結晶半導体層との積層構造の電極ないしは
配線等の導電層としての抵抗が大きくなり勝ちである。
【０００５】本発明は、ＷＳｉX 等の高融点シリサイド
層を有する導電層が形成される半導体装置において、こ
の導電層の低抵抗化をはかるものである。
層を有する導電層が形成される半導体装置において、こ
の導電層の低抵抗化をはかるものである。
【０００６】
【課題を解決するための手段】本発明においては、高融
点金属シリサイド層を有する導電層が形成されてなる半
導体装置の製造方法において、高融点金属シリサイド層
の成膜工程と、高融点金属シリサイド層をアモルファス
化するイオン注入工程と、その後この高融点金属シリサ
イド層を再結晶化するアニール工程とを採って目的とす
る半導体装置を得る。
点金属シリサイド層を有する導電層が形成されてなる半
導体装置の製造方法において、高融点金属シリサイド層
の成膜工程と、高融点金属シリサイド層をアモルファス
化するイオン注入工程と、その後この高融点金属シリサ
イド層を再結晶化するアニール工程とを採って目的とす
る半導体装置を得る。
【０００７】上述の本発明製造方法によるときは、この
高融点シリサイド層を有する導電層の低抵抗化をはかる
ことができた。
高融点シリサイド層を有する導電層の低抵抗化をはかる
ことができた。
【０００８】
【発明の実施の形態】本発明による半導体装置の製造方
法の実施形態を図１の工程図を参照して説明する。この
例では、図２で説明した例えばＭＩＳ−ＦＥＴを回路素
子とする半導体集積回路装置を得る場合である。すなわ
ち、この場合図２で説明したように、回路素子としての
ＭＩＳ−ＦＥＴを形成する場合であり、この場合、半導
体基体１例えばＳｉ基体１の表面の素子形成部以外に局
部的熱酸化いわゆる LOCOS（LocalOxidation of Silico
n）によってＳｉＯ2 よりなる素子分離絶縁層２が形成
され、この素子分離絶縁層２よって囲まれた素子形成領
域に、例えばＳｉＯ2 膜によるゲート絶縁膜３が形成さ
れ、これの上に不純物がドープされた多結晶Ｓｉすなわ
ち多結晶半導体層４とこれの上に比較的低抵抗のＷＳｉ
X 層すなわち高融点シリサイド層５とが積層されてなる
ゲート電極６すなわち導電層が形成され、このゲート部
の両側にソースおよびドレイン領域７ｓおよび７ｄがそ
れぞれ不純物のイオン注入等によって形成されたＭＩＳ
−ＦＥＴを形成するものである。
法の実施形態を図１の工程図を参照して説明する。この
例では、図２で説明した例えばＭＩＳ−ＦＥＴを回路素
子とする半導体集積回路装置を得る場合である。すなわ
ち、この場合図２で説明したように、回路素子としての
ＭＩＳ−ＦＥＴを形成する場合であり、この場合、半導
体基体１例えばＳｉ基体１の表面の素子形成部以外に局
部的熱酸化いわゆる LOCOS（LocalOxidation of Silico
n）によってＳｉＯ2 よりなる素子分離絶縁層２が形成
され、この素子分離絶縁層２よって囲まれた素子形成領
域に、例えばＳｉＯ2 膜によるゲート絶縁膜３が形成さ
れ、これの上に不純物がドープされた多結晶Ｓｉすなわ
ち多結晶半導体層４とこれの上に比較的低抵抗のＷＳｉ
X 層すなわち高融点シリサイド層５とが積層されてなる
ゲート電極６すなわち導電層が形成され、このゲート部
の両側にソースおよびドレイン領域７ｓおよび７ｄがそ
れぞれ不純物のイオン注入等によって形成されたＭＩＳ
−ＦＥＴを形成するものである。
【０００９】図１は、本発明製造方法の主要な工程で
の、ゲート部を横切るゲート幅方向の断面図を示す。こ
の例では、Ｓｉ半導体基板１上に LOCOSによってＳｉＯ
2 による素子分離絶縁層２が素子形成部以外に形成さ
れ、この素子分離絶縁層２が形成されていない素子形成
領域に、Ｓｉ基板１の表面を熱酸化してなるＳｉＯ2 ゲ
ート絶縁膜３が形成される。そして、このＳｉ半導体基
板１上に全面的に多結晶Ｓｉによる多結晶半導体層４
を、ＣＶＤ（化学的気相成長）法によって形成する。こ
の多結晶Ｓｉ半導体層４は、その成膜時にもしくは成膜
後にｎ型もしくはｐ型の不純物が高濃度にドープされ
る。そして、この多結晶半導体層４上に、ＷＳｉ X によ
る高融点シリサイド層５を成膜する。この成膜は、ＣＶ
Ｄ法あるいはスパッタリングによって形成することがで
きる。このＷＳｉX はできるだけｘ＝２とするものであ
るが、実際にＣＶＤ法あるいはスパッタリングによって
形成したＷＳｉX は、通常ｘ＝２．５〜２．６程度とな
ることから、図１Ａに模式的に示すように、成膜された
ＷＳｉX 膜に、化学量論的に過剰なＳｉが結晶粒界に析
出してＳｉの析出物８が生じ、その比抵抗は比較的高く
なっている。
の、ゲート部を横切るゲート幅方向の断面図を示す。こ
の例では、Ｓｉ半導体基板１上に LOCOSによってＳｉＯ
2 による素子分離絶縁層２が素子形成部以外に形成さ
れ、この素子分離絶縁層２が形成されていない素子形成
領域に、Ｓｉ基板１の表面を熱酸化してなるＳｉＯ2 ゲ
ート絶縁膜３が形成される。そして、このＳｉ半導体基
板１上に全面的に多結晶Ｓｉによる多結晶半導体層４
を、ＣＶＤ（化学的気相成長）法によって形成する。こ
の多結晶Ｓｉ半導体層４は、その成膜時にもしくは成膜
後にｎ型もしくはｐ型の不純物が高濃度にドープされ
る。そして、この多結晶半導体層４上に、ＷＳｉ X によ
る高融点シリサイド層５を成膜する。この成膜は、ＣＶ
Ｄ法あるいはスパッタリングによって形成することがで
きる。このＷＳｉX はできるだけｘ＝２とするものであ
るが、実際にＣＶＤ法あるいはスパッタリングによって
形成したＷＳｉX は、通常ｘ＝２．５〜２．６程度とな
ることから、図１Ａに模式的に示すように、成膜された
ＷＳｉX 膜に、化学量論的に過剰なＳｉが結晶粒界に析
出してＳｉの析出物８が生じ、その比抵抗は比較的高く
なっている。
【００１０】この状態で、図Ｂに示すように、Ｓｉ，
Ｗ，Ｐ，Ａｓ，Ｂ等のイオン注入を行うことによって、
ＷＳｉの高融点シリサイド層５をアモルファス化する。
Ｗ，Ｐ，Ａｓ，Ｂ等のイオン注入を行うことによって、
ＷＳｉの高融点シリサイド層５をアモルファス化する。
【００１１】その後、アニール処理を行ってＷＳｉの高
融点シリサイド層５を再結晶化する。このようにする
と、ＷＳｉ高融点シリサイド層５の低比抵抗化がはから
れる。これは、高融点シリサイド層の再結晶化過程で、
結晶粒界からＳｉをＷＳｉ膜外へと引き出す効果を生じ
るものであり、更にそのアモルファス化においてＷをイ
オン注入する場合は、このＷが過剰のＳｉと反応するこ
とによってＳｉの析出物を効果的に排除することがで
き、ＷＳｉX が化学量論組成すなわちｘ値がほぼ２に近
づき、より低抵抗化がはかられる。
融点シリサイド層５を再結晶化する。このようにする
と、ＷＳｉ高融点シリサイド層５の低比抵抗化がはから
れる。これは、高融点シリサイド層の再結晶化過程で、
結晶粒界からＳｉをＷＳｉ膜外へと引き出す効果を生じ
るものであり、更にそのアモルファス化においてＷをイ
オン注入する場合は、このＷが過剰のＳｉと反応するこ
とによってＳｉの析出物を効果的に排除することがで
き、ＷＳｉX が化学量論組成すなわちｘ値がほぼ２に近
づき、より低抵抗化がはかられる。
【００１２】そして、上述のアニール処理前もしくはア
ニール処理後に、ＷＳｉ高融点シリサイド層５とこれの
下のパターン化を例えばフォトリソグラフィによる選択
的エッチングによって行って所定のパターンとして多結
晶半導体層４と高融点シリサイド層５との積層構造によ
る配線パターンを含むゲート電極６を形成する。
ニール処理後に、ＷＳｉ高融点シリサイド層５とこれの
下のパターン化を例えばフォトリソグラフィによる選択
的エッチングによって行って所定のパターンとして多結
晶半導体層４と高融点シリサイド層５との積層構造によ
る配線パターンを含むゲート電極６を形成する。
【００１３】上述した例では、多結晶半導体層４と高融
点シリサイド層５とによる導電層によって配線パターン
を含むゲート電極７を形成するようにした場合である
が、ゲート電極に限られるものではなく、本発明製造方
法は、各種配線、電極等の高融点シリサイド層を有する
導電層が形成される各種半導体装置の製造に適用でき
る。また、高融点シリサイド層５下に多結晶半導体層４
が形成されていない高融点シリサイド層５の単層構造の
導電層構成とする場合に、本発明を適用することもでき
る。
点シリサイド層５とによる導電層によって配線パターン
を含むゲート電極７を形成するようにした場合である
が、ゲート電極に限られるものではなく、本発明製造方
法は、各種配線、電極等の高融点シリサイド層を有する
導電層が形成される各種半導体装置の製造に適用でき
る。また、高融点シリサイド層５下に多結晶半導体層４
が形成されていない高融点シリサイド層５の単層構造の
導電層構成とする場合に、本発明を適用することもでき
る。
【００１４】また、上述した例におけるように、多結晶
半導体層４が形成される構造をとる場合において、図１
Ａで説明した多結晶半導体層４の成膜において、不純物
がドープされた多結晶半導体層あるいは不純物がドープ
されない真性の半導体層を成膜し、上述のＷＳｉ高融点
シリサイド層５に対するアモルファス化のイオン注入
を、上述したようにＰ，Ａｓ，Ｂ等の不純物イオンの注
入によって行う場合は、この不純物イオンを多結晶半導
体層４にもドープすることができ、これによって例えば
多結晶半導体層４が不純物ドープなされていない場合
は、これに導電性を付与することができ、また多結晶半
導体層４に不純物のドープがなされている場合には、そ
の抵抗をより低める効果を生じさせることができる。
半導体層４が形成される構造をとる場合において、図１
Ａで説明した多結晶半導体層４の成膜において、不純物
がドープされた多結晶半導体層あるいは不純物がドープ
されない真性の半導体層を成膜し、上述のＷＳｉ高融点
シリサイド層５に対するアモルファス化のイオン注入
を、上述したようにＰ，Ａｓ，Ｂ等の不純物イオンの注
入によって行う場合は、この不純物イオンを多結晶半導
体層４にもドープすることができ、これによって例えば
多結晶半導体層４が不純物ドープなされていない場合
は、これに導電性を付与することができ、また多結晶半
導体層４に不純物のドープがなされている場合には、そ
の抵抗をより低める効果を生じさせることができる。
【００１５】
【実施例】更に、本発明による半導体装置の製造方法を
説明する。
説明する。
【００１６】（実施例１）図１で説明した工程をとる
が、図１Ａの多結晶半導体層４として、ｎ型不純物のＰ
（りん）がドープされたＳｉ多結晶層を、７０ｎｍの厚
さにＣＶＤ法によって成膜した。
が、図１Ａの多結晶半導体層４として、ｎ型不純物のＰ
（りん）がドープされたＳｉ多結晶層を、７０ｎｍの厚
さにＣＶＤ法によって成膜した。
【００１７】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
【００１８】その後の図１Ｂのアモルファス化を、ＷＳ
ｉX 層中にＳｉをイオン注入して行った。このイオン注
入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。
ｉX 層中にＳｉをイオン注入して行った。このイオン注
入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。
【００１９】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化がはかられた。
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化がはかられた。
【００２０】（実施例２）この実施例においても、図１
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、ｎ型不純物のＰ（りん）がドープされたＳｉ多結
晶層を、７０ｎｍの厚さにＣＶＤ法によって成膜した。
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、ｎ型不純物のＰ（りん）がドープされたＳｉ多結
晶層を、７０ｎｍの厚さにＣＶＤ法によって成膜した。
【００２１】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
【００２２】その後の図１Ｂのアモルファス化を、ＷＳ
ｉX 高融点シリサイド層５中にＷのイオン注入によって
行った。
ｉX 高融点シリサイド層５中にＷのイオン注入によって
行った。
【００２３】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉがイオン注入
されたＷと反応することによって高融点シリサイド層５
中の過剰Ｓｉの析出が回避され、さらにＷの注入によっ
てＷＳｉ2 に近づき低抵抗化が得られた。
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉがイオン注入
されたＷと反応することによって高融点シリサイド層５
中の過剰Ｓｉの析出が回避され、さらにＷの注入によっ
てＷＳｉ2 に近づき低抵抗化が得られた。
【００２４】（実施例３）この実施例においても、図１
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、不純物がドープされない真性のＳｉ多結晶層を、
７０ｎｍの厚さにＣＶＤ法によって成膜した。
で説明した工程をとるが、図１Ａの多結晶半導体層４と
して、不純物がドープされない真性のＳｉ多結晶層を、
７０ｎｍの厚さにＣＶＤ法によって成膜した。
【００２５】そして、これの上に、高融点シリサイド層
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
５としてＷＳｉX （ｘ＝２．５〜２．６）を、３７０ｎ
ｍの厚さにＣＶＤ法によって成膜した。このＷＳｉX の
成膜は、 供給ガスとその流量比：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ
＝３００／２．８／５０ [sccm] 圧力：２０ [Pa] 基板温度：５２０℃ とした。
【００２６】その後の図１ＢのＷＳｉX 高融点シリサイ
ド層５アモルファス化を、ｐ型不純物のＢ（ボロン）の
イオン注入によって行った。このイオン注入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。
ド層５アモルファス化を、ｐ型不純物のＢ（ボロン）の
イオン注入によって行った。このイオン注入条件は、 注入エネルギー：３０〔ｋeV〕 ドーズ量：１×１０15／ｃｍ2 とした。
【００２７】その後の図１ＣのＷＳｉX 層の再結晶化の
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化が得られた。また、同時に高融点シリサイ
ド層５下のＳｉ多結晶半導体層４中に不純物のドーピン
グがなされて多結晶半導体層４の低抵抗化がはかられ
た。
アニール処理は、８５０℃で３０分間行った。このよう
にして再結晶化された高融点シリサイド層すなわちＷＳ
ｉX 層は、その再結晶化過程で、過剰Ｓｉが、ＷＳｉX
による高融点シリサイド層５と多結晶Ｓｉ半導体層４と
の界面で析出し、ＷＳｉX 層中の粒界での析出が抑制さ
れ、低抵抗化が得られた。また、同時に高融点シリサイ
ド層５下のＳｉ多結晶半導体層４中に不純物のドーピン
グがなされて多結晶半導体層４の低抵抗化がはかられ
た。
【００２８】上述したように、本発明方法によれば、Ｗ
ＳｉX 高融点シリサイド層５にイオン注入を行ってアモ
ルファス化し、その後アニールによって再結合化するこ
とによって、高融点シリサイド層５中の粒界での過剰Ｓ
ｉの析出を回避できることから、高融点シリサイド層５
の低比抵抗化をはかることができるものであり、また、
そのイオン注入工程において、Ｗをイオン注入するとき
は、より過剰Ｓｉの排除を行うことができ、よりＷＳｉ
2 に近づけることができることから、より抵抗の低減化
をはかることができる。
ＳｉX 高融点シリサイド層５にイオン注入を行ってアモ
ルファス化し、その後アニールによって再結合化するこ
とによって、高融点シリサイド層５中の粒界での過剰Ｓ
ｉの析出を回避できることから、高融点シリサイド層５
の低比抵抗化をはかることができるものであり、また、
そのイオン注入工程において、Ｗをイオン注入するとき
は、より過剰Ｓｉの排除を行うことができ、よりＷＳｉ
2 に近づけることができることから、より抵抗の低減化
をはかることができる。
【００２９】また、上述の実施例においては、ＷＳｉ高
融点シリサイド層５下に多結晶半導体層４の形成がなさ
れた２層構造とした場合であるが、高融点シリサイド層
５を有する２層以上の多層構造とする場合、あるいは多
結晶半導体層４が形成されない高融点シリサイド層５の
単層構造の導電層とした場合等において、本発明を適用
して同様の効果を得ることができる。
融点シリサイド層５下に多結晶半導体層４の形成がなさ
れた２層構造とした場合であるが、高融点シリサイド層
５を有する２層以上の多層構造とする場合、あるいは多
結晶半導体層４が形成されない高融点シリサイド層５の
単層構造の導電層とした場合等において、本発明を適用
して同様の効果を得ることができる。
【００３０】また、上述した例では、導電層を構成する
高融点シリサイド層がＷＳｉである場合について説明し
たが、他の高融点シリサイド層例えばＭｏＳｉ，ＴｉＳ
ｉ等を有する導電層を形成する半導体装置の製造に本発
明を適用して同様の効果を得ることができる。
高融点シリサイド層がＷＳｉである場合について説明し
たが、他の高融点シリサイド層例えばＭｏＳｉ，ＴｉＳ
ｉ等を有する導電層を形成する半導体装置の製造に本発
明を適用して同様の効果を得ることができる。
【００３１】また、本発明は高融点シリサイド層を有す
る導電層が、上述したＭＩＳ−ＦＥＴのゲート電極であ
る場合に限られるものではなく、種々の半導体装置にお
ける電極、配線等を構成する導電層において高融点シリ
サイド層を有する導電層が形成される場合に適用できる
ことはいうまでもない。
る導電層が、上述したＭＩＳ−ＦＥＴのゲート電極であ
る場合に限られるものではなく、種々の半導体装置にお
ける電極、配線等を構成する導電層において高融点シリ
サイド層を有する導電層が形成される場合に適用できる
ことはいうまでもない。
【００３２】
【発明の効果】上述したように、本発明によれば、高融
点シリサイド層を有する導電層が形成される半導体装置
を製造するに当たり、その高融点シリサイド層の低抵抗
化をはかることができるので、高速性の向上、高周波特
性の向上等を図った各種半導体装置を製造することがで
き、その工業的利益は甚大である。
点シリサイド層を有する導電層が形成される半導体装置
を製造するに当たり、その高融点シリサイド層の低抵抗
化をはかることができるので、高速性の向上、高周波特
性の向上等を図った各種半導体装置を製造することがで
き、その工業的利益は甚大である。
【図１】本発明による半導体装置の製造方法の一例の断
面図である。Ａ〜Ｃはそれぞれ各工程の断面図である。
面図である。Ａ〜Ｃはそれぞれ各工程の断面図である。
【図２】本発明を適用する半導体装置の一例の概略断面
図を示す。
図を示す。
１ 半導体基板 ２ 素子分離絶縁層 ３ ゲート絶縁膜 ４ 多結晶半導体層 ５ 高融点シリサイド層
Claims (5)
- 【請求項１】 高融点金属シリサイド層を有する導電層
が形成されてなる半導体装置の製造方法において、 上記高融点金属シリサイド層の成膜工程と、 該高融点金属シリサイド層をアモルファス化するイオン
注入工程と、 その後上記高融点金属シリサイド層を再結晶化するアニ
ール工程とを採ることを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記高融点金属シリサイド層がＷＳｉX
であることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 上記高融点金属シリサイド層をアモルフ
ァス化するイオン注入工程においてＷイオンをイオン注
入することを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 上記高融点金属シリサイド層の成膜を多
結晶半導体層上になし、 上記高融点金属シリサイド層をアモルファス化するイオ
ン注入工程においてＰイオンもしくはＡｓイオンをイオ
ン注入することを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項５】 上記高融点金属シリサイド層の成膜を多
結晶半導体層上になし、 上記高融点金属シリサイド層をアモルファス化するイオ
ン注入工程においてＢイオンをイオン注入することを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253828A JPH0997771A (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253828A JPH0997771A (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997771A true JPH0997771A (ja) | 1997-04-08 |
Family
ID=17256705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253828A Pending JPH0997771A (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197389A (ja) * | 1997-09-11 | 1999-04-09 | Lg Semicon Co Ltd | 半導体デバイスの製造方法 |
| EP0905753A3 (en) * | 1997-09-29 | 1999-04-28 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
-
1995
- 1995-09-29 JP JP7253828A patent/JPH0997771A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197389A (ja) * | 1997-09-11 | 1999-04-09 | Lg Semicon Co Ltd | 半導体デバイスの製造方法 |
| EP0905753A3 (en) * | 1997-09-29 | 1999-04-28 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
| EP0905753B1 (en) * | 1997-09-29 | 2005-11-02 | LG Semicon Co., Ltd. | Method for fabricating a conducting electrode for semiconductor device |
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