JPH0666331B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0666331B2 JPH0666331B2 JP61065917A JP6591786A JPH0666331B2 JP H0666331 B2 JPH0666331 B2 JP H0666331B2 JP 61065917 A JP61065917 A JP 61065917A JP 6591786 A JP6591786 A JP 6591786A JP H0666331 B2 JPH0666331 B2 JP H0666331B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特にソース・ド
レイン領域及びゲート電極のシリサイド化に改良を施し
た半導体装置の製造方法に関する。
レイン領域及びゲート電極のシリサイド化に改良を施し
た半導体装置の製造方法に関する。
（従来の技術） 周知の如く、ＭＯＳ型トランジスタのソース・ドレイン
領域及びゲート電極を低抵抗化することを目的としてソ
ース・ドレイン領域及びゲート電極をシリサイド化する
方法がとられている。ここで、シリサイド化の方法とし
ては、高融点金属層等をシリコン基板上に選択的に堆積
させシリサイド化する方法（第１の方法）、及び前記基
板全面に高融点金属層等を堆積させた後、熱処理により
Ｓｉと高融点金属層とを反応させ、ソース・ドレイン領
域及びゲート電極のみシリサイド化する方法（第２の方
法）が挙げられている。
領域及びゲート電極を低抵抗化することを目的としてソ
ース・ドレイン領域及びゲート電極をシリサイド化する
方法がとられている。ここで、シリサイド化の方法とし
ては、高融点金属層等をシリコン基板上に選択的に堆積
させシリサイド化する方法（第１の方法）、及び前記基
板全面に高融点金属層等を堆積させた後、熱処理により
Ｓｉと高融点金属層とを反応させ、ソース・ドレイン領
域及びゲート電極のみシリサイド化する方法（第２の方
法）が挙げられている。
第４図は上記第１の方法を示す。
まず、Ｐ型のシリコン基板１の表面にフィールド酸化膜
２を形成する。つづいて、このフィールド酸化膜２で囲
まれた素子領域上に、ゲート酸化膜３を介して多結晶シ
リコンからなるゲート電極４を形成する。次いで、この
ゲート電極４をマスクとして前記素子領域にｎ型不純物
を導入し、Ｎ＋型のソース・ドレイン領域５，６を形成
する（第４図（ａ）図示）。更に、全面にＳｉＯ２膜７
をＣＶＤ法により堆積する（第４図（ｂ）図示）。しか
る後、このＳｉＯ２膜７を反応性イオンエッチング（Ｒ
ＩＥ）によりエッチングし、前記ゲート電極４の側壁に
のみ残存させる。ここで、残存したＳｉＯ２膜をスペー
サ７ａとする（第４図（ｃ）図示）。なお、このスペー
サ７ａはゲート電極４とソース・ドレイン領域５，６間
を絶縁するために必要である。
２を形成する。つづいて、このフィールド酸化膜２で囲
まれた素子領域上に、ゲート酸化膜３を介して多結晶シ
リコンからなるゲート電極４を形成する。次いで、この
ゲート電極４をマスクとして前記素子領域にｎ型不純物
を導入し、Ｎ＋型のソース・ドレイン領域５，６を形成
する（第４図（ａ）図示）。更に、全面にＳｉＯ２膜７
をＣＶＤ法により堆積する（第４図（ｂ）図示）。しか
る後、このＳｉＯ２膜７を反応性イオンエッチング（Ｒ
ＩＥ）によりエッチングし、前記ゲート電極４の側壁に
のみ残存させる。ここで、残存したＳｉＯ２膜をスペー
サ７ａとする（第４図（ｃ）図示）。なお、このスペー
サ７ａはゲート電極４とソース・ドレイン領域５，６間
を絶縁するために必要である。
ひきつづき、タングステン（Ｗ）層を前記ソース・ドレ
イン領域５，６及びゲート電極４上に堆積した後、４０
０〜６００℃の熱処理を行って前記Ｗ層をシリサイド化
し、シリサイド層８を形成する（第４図（ｄ）図示）。
以下、図示しないが、層間絶縁膜，コンタクトホール及
び取出し配線を形成してＭＯＳ型トランジスタを製造す
る。
イン領域５，６及びゲート電極４上に堆積した後、４０
０〜６００℃の熱処理を行って前記Ｗ層をシリサイド化
し、シリサイド層８を形成する（第４図（ｄ）図示）。
以下、図示しないが、層間絶縁膜，コンタクトホール及
び取出し配線を形成してＭＯＳ型トランジスタを製造す
る。
第５図は、上記第２の方法を示す。
まず、上記第１の方法と同様に、シリコン基板１の表面
にフィールド酸化膜２を形成した後、素子領域上にゲー
ト酸化膜３を介してゲート電極４を形成し、更にＮ＋の
ソース・ドレイン領域５，６及びスペーサ７ａを形成す
る。つづいて、全面にＷ層１１を形成する（第５図
（ａ）図示）。次いで、熱処理を行ない、ソース・ドレ
イン領域５，６及びゲート電極４上にシリサイド層12を
形成し、その他の部分のＷ層１１をエッチング除去する
（第５図（ｃ）（図示）。以下、図示しないが、層間絶
縁膜，コンタクトホール及び取出し配線を形成してＭＯ
Ｓ型トランジスタを製造する。
にフィールド酸化膜２を形成した後、素子領域上にゲー
ト酸化膜３を介してゲート電極４を形成し、更にＮ＋の
ソース・ドレイン領域５，６及びスペーサ７ａを形成す
る。つづいて、全面にＷ層１１を形成する（第５図
（ａ）図示）。次いで、熱処理を行ない、ソース・ドレ
イン領域５，６及びゲート電極４上にシリサイド層12を
形成し、その他の部分のＷ層１１をエッチング除去する
（第５図（ｃ）（図示）。以下、図示しないが、層間絶
縁膜，コンタクトホール及び取出し配線を形成してＭＯ
Ｓ型トランジスタを製造する。
しかしながら、従来の製造方法によれば、ソース・ドレ
イン領域５，６とゲート電極４とを絶縁するためゲート
電極４の側壁にスペーサ７ａを必要とする。このため、
シリサイド化する際、スペーサ７ａの下部がシリサイド
化されない。従って、シリサイド化されない領域では高
抵抗となり、ドレイン電流が低下する。また、第１の方
法の場合、タングステン堆積時のＳｉとＳｉＯ２の選択
比が無限大でないため、フィールド酸化膜２上にもわず
かにタングステン層が形成され、素子間の絶縁性が低下
する。
イン領域５，６とゲート電極４とを絶縁するためゲート
電極４の側壁にスペーサ７ａを必要とする。このため、
シリサイド化する際、スペーサ７ａの下部がシリサイド
化されない。従って、シリサイド化されない領域では高
抵抗となり、ドレイン電流が低下する。また、第１の方
法の場合、タングステン堆積時のＳｉとＳｉＯ２の選択
比が無限大でないため、フィールド酸化膜２上にもわず
かにタングステン層が形成され、素子間の絶縁性が低下
する。
（発明が解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、ソース・ド
レイン領域を低抵抗化し、もってドレイン電流を増大し
うる半導体装置の製造方法を提供することを目的とす
る。
レイン領域を低抵抗化し、もってドレイン電流を増大し
うる半導体装置の製造方法を提供することを目的とす
る。
［発明の構成］ （問題点を解決するための手段） 本発明は、半導体基板の表面に素子分離領域を形成する
工程と、この素子分離領域で囲まれた前記基板の素子領
域にゲート酸化膜を介してゲート電極を形成する工程
と、前記素子領域及びその近傍を含む素子分離領域に高
融点金属又はその化合物をイオン注入する工程と、前記
素子領域にソース・ドレイン領域形成用の第２導電型の
不純物を導入する工程と、熱処理を施して前記高融点金
属又はその化合物をイオン注入した領域をシリサイド化
する工程とを具備し、前記高融点金属又はその化合物を
素子領域及びその近傍を含む素子分離領域にイオン注入
する前又は後に、Ｓｉ＋を素子領域近傍の素子分離領域
にイオン注入すると共に、素子分離領域においてもシリ
サイド化を行なうことを特徴とする半導体装置の製造方
法を要旨とする。
工程と、この素子分離領域で囲まれた前記基板の素子領
域にゲート酸化膜を介してゲート電極を形成する工程
と、前記素子領域及びその近傍を含む素子分離領域に高
融点金属又はその化合物をイオン注入する工程と、前記
素子領域にソース・ドレイン領域形成用の第２導電型の
不純物を導入する工程と、熱処理を施して前記高融点金
属又はその化合物をイオン注入した領域をシリサイド化
する工程とを具備し、前記高融点金属又はその化合物を
素子領域及びその近傍を含む素子分離領域にイオン注入
する前又は後に、Ｓｉ＋を素子領域近傍の素子分離領域
にイオン注入すると共に、素子分離領域においてもシリ
サイド化を行なうことを特徴とする半導体装置の製造方
法を要旨とする。
（作用） 本発明によれば、ゲート電極を形成した後、半導体基板
の素子領域に高融点金属又はその化合物をイオン注入し
てシリサイド層を形成する。このことにより、ソース及
びドレイン領域のほぼ表面全域がシリサイド化され、従
来と比べてソース・ドレイン領域により広くシリサイド
層を形成することができ、ドレイン電流を増大させるこ
とが可能となる。
の素子領域に高融点金属又はその化合物をイオン注入し
てシリサイド層を形成する。このことにより、ソース及
びドレイン領域のほぼ表面全域がシリサイド化され、従
来と比べてソース・ドレイン領域により広くシリサイド
層を形成することができ、ドレイン電流を増大させるこ
とが可能となる。
（実施例） 以下、本発明の実施例を第１図（参考例１）、第２図
（参考例２）及び第３図（実施例）を参照して説明す
る。
（参考例２）及び第３図（実施例）を参照して説明す
る。
参考例１ まず、Ｐ型のシリコン基板21の表面にフィールド酸化膜
22を形成した。つづいて、前記フィールド酸化膜22で囲
まれた素子領域にゲート酸化膜23を介して多結晶シリコ
ンからなるゲート電極24を形成した（第１図（ａ）図
示）。次いで、例えばＷＦ６ ＋を加速電圧２４０Ｋｅ
Ｖ、ドーズ量１×１０１５cm-2の条件で前記素子領域の
ゲート電極24及びソース・ドレイン領域形成予定部にイ
オン注入し、タングステン（Ｗ）層25を形成した（第１
図（ｂ）図示）。ここで、加速電圧はゲート酸化膜23の
厚さが例えば２０ｎｍであるとき、イオン注入後のタン
グステンの濃度のピークがゲート酸化膜22と基板21との
界面より深い位置になるように設定した。更に、前記素
子領域に例えばヒ素をイオン注入してＮ＋型のソース・
ドレイン領域26，27を形成した（第１図（ｃ）図示）。
22を形成した。つづいて、前記フィールド酸化膜22で囲
まれた素子領域にゲート酸化膜23を介して多結晶シリコ
ンからなるゲート電極24を形成した（第１図（ａ）図
示）。次いで、例えばＷＦ６ ＋を加速電圧２４０Ｋｅ
Ｖ、ドーズ量１×１０１５cm-2の条件で前記素子領域の
ゲート電極24及びソース・ドレイン領域形成予定部にイ
オン注入し、タングステン（Ｗ）層25を形成した（第１
図（ｂ）図示）。ここで、加速電圧はゲート酸化膜23の
厚さが例えば２０ｎｍであるとき、イオン注入後のタン
グステンの濃度のピークがゲート酸化膜22と基板21との
界面より深い位置になるように設定した。更に、前記素
子領域に例えばヒ素をイオン注入してＮ＋型のソース・
ドレイン領域26，27を形成した（第１図（ｃ）図示）。
次に、４００〜６００℃で３０分間、熱処理を行って前
記Ｗ層25をシリサイド化し、ソース・ドレイン領域26，
27の表面にシリサイド層25ａを形成するとともにゲート
電極24の表面にシリサイド層25ｂを形成した。この際、
タングステンは熱処理を行ってもＳｉＯ２と反応しない
ため、フィールド酸化膜22の表面はシリサイド化され
ず、素子間の絶縁性は良好に保たれる。つづいて、シリ
サイド化されないＷ層25を除去した後、全面に層間絶縁
膜28を形成した。次いで、前記シリサイド層25ａ， 25
ｂ上の層間絶縁膜28を選択的に除去し、コンタクトホー
ル29を形成した。更に、これらコンタクトホール29に取
出し配線30を形成し、ＭＯＳ型トランジスタを製造した
（第１図（ｄ）図示）。
記Ｗ層25をシリサイド化し、ソース・ドレイン領域26，
27の表面にシリサイド層25ａを形成するとともにゲート
電極24の表面にシリサイド層25ｂを形成した。この際、
タングステンは熱処理を行ってもＳｉＯ２と反応しない
ため、フィールド酸化膜22の表面はシリサイド化され
ず、素子間の絶縁性は良好に保たれる。つづいて、シリ
サイド化されないＷ層25を除去した後、全面に層間絶縁
膜28を形成した。次いで、前記シリサイド層25ａ， 25
ｂ上の層間絶縁膜28を選択的に除去し、コンタクトホー
ル29を形成した。更に、これらコンタクトホール29に取
出し配線30を形成し、ＭＯＳ型トランジスタを製造した
（第１図（ｄ）図示）。
上記参考例１によれば、ゲート電極24を形成後、従来の
ようにゲート電極の側壁にスペーサーを設けず、ソース
・ドレイン領域26，27を形成すべき素子領域に予めＷＦ
６ ＋をイオン注入してＷ層25を形成した後、素子領域に
ソース・ドレイン領域26，27を形成し、更にシリサイド
化を行うため、ソース・ドレイン領域26，27表面の全て
にタングステン層25ａが形成される。従って、ソース・
ドレイン領域２６，２７を低抵抗化してドレイン電流を
増大できる。
ようにゲート電極の側壁にスペーサーを設けず、ソース
・ドレイン領域26，27を形成すべき素子領域に予めＷＦ
６ ＋をイオン注入してＷ層25を形成した後、素子領域に
ソース・ドレイン領域26，27を形成し、更にシリサイド
化を行うため、ソース・ドレイン領域26，27表面の全て
にタングステン層25ａが形成される。従って、ソース・
ドレイン領域２６，２７を低抵抗化してドレイン電流を
増大できる。
また、タングステンは熱処理を行ってもＳｉＯ２と反応
しないため、フィールド酸化膜22の表面はシリサイド化
されず、素子間の絶縁性を良好に保つことができる。
しないため、フィールド酸化膜22の表面はシリサイド化
されず、素子間の絶縁性を良好に保つことができる。
なお、上記参考例１でＷＦ６ ＋を１×１０１６cm-2以上
の高いドーズ量でイオン注入すると、素子間の絶縁性低
下が懸念される場合がある。こうした場合は、ＷＦ６ ＋
のイオン注入後、ＮＨ４Ｆ水溶液によりフィールド酸化
膜22の表面を例えば５０ｎｍエッチングすることによ
り、素子間の絶縁性を向上することができる。
の高いドーズ量でイオン注入すると、素子間の絶縁性低
下が懸念される場合がある。こうした場合は、ＷＦ６ ＋
のイオン注入後、ＮＨ４Ｆ水溶液によりフィールド酸化
膜22の表面を例えば５０ｎｍエッチングすることによ
り、素子間の絶縁性を向上することができる。
また、ＷＦ６ ＋のドーズ量を変えることにより、ゲート
電極24の仕事関数を４．９〜４．５ｅＶの範囲で制御す
ることが可能となる。
電極24の仕事関数を４．９〜４．５ｅＶの範囲で制御す
ることが可能となる。
参考例２ まず、参考例１と同様、Ｐ型のシリコン基板21の表面に
フィールド酸化膜22を形成した後、素子領域上にゲート
酸化膜23を介してゲート電極24を形成した。つづいて、
ソース・ドレイン領域26，27を形成後、ゲート電極24を
マスクとして前記ゲート酸化膜24を選択的にエッチング
した。次いで、酸化を行なった、その結果、ソース・ド
レイン領域26，27の表面には１０〜２０ｎｍの薄い酸化
膜31ａが形成され、ゲート電極24の周囲には約５０ｎｍ
の厚い酸化膜31ｂが形成された（第２図（ａ）図示）。
更に、前記酸化膜31ａ，31ｂの上方から前記ソース・ド
レイン領域26，27及びゲート電極24にＷＦ６ ＋を参考例
１と同じ加速電圧、ドース量でイオン注入した。しかる
後、熱処理を施してソース・ドレイン領域26，27表面に
シリサイド層25ａをゲート電極24表面にシリサイド層25
ｂを形成した。
フィールド酸化膜22を形成した後、素子領域上にゲート
酸化膜23を介してゲート電極24を形成した。つづいて、
ソース・ドレイン領域26，27を形成後、ゲート電極24を
マスクとして前記ゲート酸化膜24を選択的にエッチング
した。次いで、酸化を行なった、その結果、ソース・ド
レイン領域26，27の表面には１０〜２０ｎｍの薄い酸化
膜31ａが形成され、ゲート電極24の周囲には約５０ｎｍ
の厚い酸化膜31ｂが形成された（第２図（ａ）図示）。
更に、前記酸化膜31ａ，31ｂの上方から前記ソース・ド
レイン領域26，27及びゲート電極24にＷＦ６ ＋を参考例
１と同じ加速電圧、ドース量でイオン注入した。しかる
後、熱処理を施してソース・ドレイン領域26，27表面に
シリサイド層25ａをゲート電極24表面にシリサイド層25
ｂを形成した。
以下、参考例１と同様、層間絶縁膜28を形成後、コンタ
クトホール29及び取出し配線30を形成してＭＯＳ型トラ
ンジスタを製造した（第２図（ｂ）図示）。
クトホール29及び取出し配線30を形成してＭＯＳ型トラ
ンジスタを製造した（第２図（ｂ）図示）。
参考例２によれば、参考例１と同様、ソース・ドレイン
領域26，27を低抵抗化してドレイン電流を増大できると
ともに、素子間の絶縁性を向上できる。また、第２図
（ａ）に示す如くゲート電極24が酸化膜31により被覆さ
れていても、ＷＦ６ ＋のイオン注入、熱処理によりシリ
サイド化ができる。
領域26，27を低抵抗化してドレイン電流を増大できると
ともに、素子間の絶縁性を向上できる。また、第２図
（ａ）に示す如くゲート電極24が酸化膜31により被覆さ
れていても、ＷＦ６ ＋のイオン注入、熱処理によりシリ
サイド化ができる。
実施例 まず、Ｐ型のシリコン基板21表面にフィールド酸化膜22
を形成した後、このフィールド酸化膜22で囲まれた素子
領域にゲート酸化膜23を介してゲート電極24を形成し
た。つづいて、酸化を行ってソース・ドレイン領域成形
予定部に薄い酸化膜31ａを、ゲート電極24の周囲に厚い
酸化膜31ｂを形成した（第３図（ａ）図示）。次いで、
前記素子領域及びその周辺を除くフィールド酸化膜22上
にレジスト膜41を形成した。更に、このレジスト膜41を
マスクとして前記素子領域及びフィールド酸化膜22上に
ＷＦ６ ＋を参考例１と同条件でイオン注入し、Ｗ層42を
形成した（第３図（ｂ）図示）。更に、前記レジスト膜
41をそのままマスクとしてＳｉ＋を素子領域及びフィー
ルド酸化膜22上にイオン注入した（第３図（ｂ）図
示）。このＳｉ＋のイオン注入は、レジスト膜41で覆わ
れていないフィールド酸化膜22の表面をシリサイド化す
るためである。
を形成した後、このフィールド酸化膜22で囲まれた素子
領域にゲート酸化膜23を介してゲート電極24を形成し
た。つづいて、酸化を行ってソース・ドレイン領域成形
予定部に薄い酸化膜31ａを、ゲート電極24の周囲に厚い
酸化膜31ｂを形成した（第３図（ａ）図示）。次いで、
前記素子領域及びその周辺を除くフィールド酸化膜22上
にレジスト膜41を形成した。更に、このレジスト膜41を
マスクとして前記素子領域及びフィールド酸化膜22上に
ＷＦ６ ＋を参考例１と同条件でイオン注入し、Ｗ層42を
形成した（第３図（ｂ）図示）。更に、前記レジスト膜
41をそのままマスクとしてＳｉ＋を素子領域及びフィー
ルド酸化膜22上にイオン注入した（第３図（ｂ）図
示）。このＳｉ＋のイオン注入は、レジスト膜41で覆わ
れていないフィールド酸化膜22の表面をシリサイド化す
るためである。
次に、前記レジスト膜41剥離した（第３図（Ｃ）図
示）。つづいて、前記ゲート電極24をマスクとして前記
素子領域にｎ型不純物を導入した後、熱処理を行った。
その結果、素子領域にＮ＋型のソース・ドレイン領域2
6，27が形成されるとともに、ソース・ドレイン領域2
6，27の夫々の表面からフィールド酸化表面に延出する
シリサイド層42ａ，42ａが形成され、かつゲート電極24
の表面にシリサイド層42ｂが形成された。以下、常法に
より、層間絶縁膜28を形成後、コンタクトホール29及び
取出し配線30を成形してＭＯＳ型トランジスタを製造し
た（第３図（ｄ）図示）。
示）。つづいて、前記ゲート電極24をマスクとして前記
素子領域にｎ型不純物を導入した後、熱処理を行った。
その結果、素子領域にＮ＋型のソース・ドレイン領域2
6，27が形成されるとともに、ソース・ドレイン領域2
6，27の夫々の表面からフィールド酸化表面に延出する
シリサイド層42ａ，42ａが形成され、かつゲート電極24
の表面にシリサイド層42ｂが形成された。以下、常法に
より、層間絶縁膜28を形成後、コンタクトホール29及び
取出し配線30を成形してＭＯＳ型トランジスタを製造し
た（第３図（ｄ）図示）。
実施例によれば、参考例１と同様、ソース・ドレイン領
域26，27を低抵抗化してドレイン電流を増大できる。ま
た、上記参考例２ではレジスタ膜41をマスクとして素子
領域の周辺のフィールド酸化膜22の表面にもＷＦ６ ＋を
イオン注入した後、同レジスト膜41を再度そのまま用い
てＳｉ＋をイオン注入する。その結果、シリサイド化す
る際、素子領域の周辺のフィールド酸化膜22の表面にも
ソース・ドレイン領域26，27に夫々電気的に接続するシ
リサイド層42ａ，42ａが形成される。従って、ソース・
ドレイン領域26，27に対するコンタクトホール29，29を
フィールド酸化膜22の表面のシリサイド層42ａ，42ａ上
に形成でき、素子の高集積化が可能である。更に、上記
と同様な理由よりソース・ドレイン領域26，27と基板21
との接合面積が低下し、接合容量が減少する。従って、
素子の高速化が可能となる。
域26，27を低抵抗化してドレイン電流を増大できる。ま
た、上記参考例２ではレジスタ膜41をマスクとして素子
領域の周辺のフィールド酸化膜22の表面にもＷＦ６ ＋を
イオン注入した後、同レジスト膜41を再度そのまま用い
てＳｉ＋をイオン注入する。その結果、シリサイド化す
る際、素子領域の周辺のフィールド酸化膜22の表面にも
ソース・ドレイン領域26，27に夫々電気的に接続するシ
リサイド層42ａ，42ａが形成される。従って、ソース・
ドレイン領域26，27に対するコンタクトホール29，29を
フィールド酸化膜22の表面のシリサイド層42ａ，42ａ上
に形成でき、素子の高集積化が可能である。更に、上記
と同様な理由よりソース・ドレイン領域26，27と基板21
との接合面積が低下し、接合容量が減少する。従って、
素子の高速化が可能となる。
なお、上記実施例ではＷＦ６ ＋をイオン注入した場合に
ついて述べたが、これに限らない。例えばＷ＋，Ｍ
ｏ＋、あるいはこれらの化合物イオン等でもよい。
ついて述べたが、これに限らない。例えばＷ＋，Ｍ
ｏ＋、あるいはこれらの化合物イオン等でもよい。
又、実施例ではＮＭＯＳを例に取り述べたが本発明はこ
れに限定するものではない。
れに限定するものではない。
［発明の効果］ 以上詳述した如く本発明によれば、従来と比べソース・
ドレイン領域を低抵抗化し、もってドレイン電流を増大
できる半導体装置の製造方法を提供できる。
ドレイン領域を低抵抗化し、もってドレイン電流を増大
できる半導体装置の製造方法を提供できる。
第１図（ａ）〜（ｄ）は本発明の参考例１に係るＭＯＳ
型トランジスタの製造方法を工程順に示す断面図、第２
図（ａ）、（ｂ）は本発明の参考例２に係るＭＯＳ型ト
ランジスタの製造方法を工程順に示す断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例に係るＭＯＳ型トラ
ンジスタの製造方法を工程順に示す断面図、第４図
（ａ）〜（ｄ）は従来のＭＯＳ型トランジスタの製造方
法を工程順に示す断面図、第５図（ａ）、（ｂ）は従来
の他のＭＯＳ型トランジスタの製造方法を工程順に示す
断面図である。 21……Ｐ型のシリコン基板、22……フィールド酸化膜、
23……ゲート酸化膜、24……ゲート電極、25，42……タ
ングステン層（Ｗ層）、25ａ，25ｂ，42ａ，42ｂ……シ
リサイド層、26……Ｎ＋型のソース領域、27……Ｎ＋型
のドレイン領域、28……層間絶縁膜、29……コンタクト
ホール、30……取出し配線、31ａ，31ｂ……酸化膜、41
……レジスト。
型トランジスタの製造方法を工程順に示す断面図、第２
図（ａ）、（ｂ）は本発明の参考例２に係るＭＯＳ型ト
ランジスタの製造方法を工程順に示す断面図、第３図
（ａ）〜（ｄ）は本発明の一実施例に係るＭＯＳ型トラ
ンジスタの製造方法を工程順に示す断面図、第４図
（ａ）〜（ｄ）は従来のＭＯＳ型トランジスタの製造方
法を工程順に示す断面図、第５図（ａ）、（ｂ）は従来
の他のＭＯＳ型トランジスタの製造方法を工程順に示す
断面図である。 21……Ｐ型のシリコン基板、22……フィールド酸化膜、
23……ゲート酸化膜、24……ゲート電極、25，42……タ
ングステン層（Ｗ層）、25ａ，25ｂ，42ａ，42ｂ……シ
リサイド層、26……Ｎ＋型のソース領域、27……Ｎ＋型
のドレイン領域、28……層間絶縁膜、29……コンタクト
ホール、30……取出し配線、31ａ，31ｂ……酸化膜、41
……レジスト。
Claims (2)
- 【請求項１】半導体基板の表面に素子分離領域を形成す
る工程と、この素子分離領域で囲まれた前記基板の素子
領域にゲート酸化膜を介してゲート電極を形成する工程
と、前記素子領域及びその近傍を含む素子分離領域に高
融点金属又はその化合物をイオン注入する工程と、前記
素子領域にソース・ドレイン領域形成用の第２導電型の
不純物を導入する工程と、熱処理を施して前記高融点金
属又はその化合物をイオン注入した領域をシリサイド化
する工程とを具備し、 前記高融点金属又はその化合物を素子領域及びその近傍
を含む素子分離領域にイオン注入する前又は後に、Ｓｉ
＋を素子領域近傍の素子分離領域にイオン注入すると共
に、素子分離領域においてもシリサイド化を行なうこと
を特徴とする半導体装置の製造方法。 - 【請求項２】前記ゲート酸化膜を形成した後、高融点金
属又はその化合物をイオン注入する前に、酸化工程を行
うことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065917A JPH0666331B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065917A JPH0666331B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224078A JPS62224078A (ja) | 1987-10-02 |
| JPH0666331B2 true JPH0666331B2 (ja) | 1994-08-24 |
Family
ID=13300802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065917A Expired - Fee Related JPH0666331B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666331B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298768A (ja) * | 1988-05-27 | 1989-12-01 | Sony Corp | Ｍｉｓトランジスタの製造方法 |
| KR100358566B1 (ko) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | 모스전계효과트랜지스터의제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175456A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH065750B2 (ja) * | 1985-05-21 | 1994-01-19 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1986
- 1986-03-26 JP JP61065917A patent/JPH0666331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224078A (ja) | 1987-10-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |