JPH0998184A - ネットワークスイッチ - Google Patents
ネットワークスイッチInfo
- Publication number
- JPH0998184A JPH0998184A JP7252186A JP25218695A JPH0998184A JP H0998184 A JPH0998184 A JP H0998184A JP 7252186 A JP7252186 A JP 7252186A JP 25218695 A JP25218695 A JP 25218695A JP H0998184 A JPH0998184 A JP H0998184A
- Authority
- JP
- Japan
- Prior art keywords
- cam
- data
- frame
- network switch
- station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】複数のポートから連続してフレームを受信した
場合でも、性能が低下しないネットワークスイッチを提
供する。 【解決手段】送信元アドレスのＣＡＭへの登録及び一定
時間以上フレームの送信を行わなかった局の局アドレス
をＣＡＭから削除するためのＣＡＭ内部データ管理回路
を設けた。
場合でも、性能が低下しないネットワークスイッチを提
供する。 【解決手段】送信元アドレスのＣＡＭへの登録及び一定
時間以上フレームの送信を行わなかった局の局アドレス
をＣＡＭから削除するためのＣＡＭ内部データ管理回路
を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のネットワー
クを接続するためのネットワークスイッチに関するもの
である。
クを接続するためのネットワークスイッチに関するもの
である。
【０００２】
【従来の技術】ネットワークスイッチは、複数のネット
ワークを相互接続し、ネットワークから受信したフレー
ムを他のネットワークに転送する必要がある時だけ、ス
イッチ回路を切り替えてネットワーク間のフレーム転送
を行う装置である。図３はネットワークスイッチ１０に
よって接続されたネットワークの一例を示すもので、例
えばネットワーク１２ａの局１１ｃから、ネットワーク
１２ｂの局１１ｅに対してフレームを送信したい場合、
ネットワークスイッチ１０は、スイッチ回路を切り替え
てネットワーク１２ａから受信したフレームをネットワ
ーク１２ｂに転送するものである。図４はこのネットワ
ークスイッチ１０の内部構成の一例を示すものでネット
ワークスイッチ１０は、受信器２０ａ〜２０ｄと、送信
器２１ａ〜２１ｄと、ネットワークに接続されている局
との送受信を制御するＭＡＣ回路２２ａ〜２２ｄと、ネ
ットワークに接続されている局の局アドレスを格納する
ＣＡＭ（Content Addressable Memory）２３と、ＣＰＵ
２４と、各ポートから受信したフレームデータを格納す
る共有メモリ２５から構成されている。
ワークを相互接続し、ネットワークから受信したフレー
ムを他のネットワークに転送する必要がある時だけ、ス
イッチ回路を切り替えてネットワーク間のフレーム転送
を行う装置である。図３はネットワークスイッチ１０に
よって接続されたネットワークの一例を示すもので、例
えばネットワーク１２ａの局１１ｃから、ネットワーク
１２ｂの局１１ｅに対してフレームを送信したい場合、
ネットワークスイッチ１０は、スイッチ回路を切り替え
てネットワーク１２ａから受信したフレームをネットワ
ーク１２ｂに転送するものである。図４はこのネットワ
ークスイッチ１０の内部構成の一例を示すものでネット
ワークスイッチ１０は、受信器２０ａ〜２０ｄと、送信
器２１ａ〜２１ｄと、ネットワークに接続されている局
との送受信を制御するＭＡＣ回路２２ａ〜２２ｄと、ネ
ットワークに接続されている局の局アドレスを格納する
ＣＡＭ（Content Addressable Memory）２３と、ＣＰＵ
２４と、各ポートから受信したフレームデータを格納す
る共有メモリ２５から構成されている。
【０００３】図５はそのＣＡＭ２３の構成の一例を示す
もので、ＣＡＭ２３は、データレジスタ３０、データ保
存部３１、比較器３２、ステータス検出部３３、コマン
ドレジスタ３４、ステータスレジスタ３５から構成され
ている。１個のＣＡＭには、それぞれ１０２４個のデー
タ保存部３１と比較器３２が内蔵され、これらデータ保
存部３１は順にエントリー番号が付随している。エント
リー番号は所望のデータ保存部３１をアクセスするため
のアドレスとして使用される。図５では、この内のエン
トリー番号０〜２のデータ保存部と比較器とをそれぞれ
３１ａ〜３１ｃ、３２ａ〜３２ｃとして示した。
もので、ＣＡＭ２３は、データレジスタ３０、データ保
存部３１、比較器３２、ステータス検出部３３、コマン
ドレジスタ３４、ステータスレジスタ３５から構成され
ている。１個のＣＡＭには、それぞれ１０２４個のデー
タ保存部３１と比較器３２が内蔵され、これらデータ保
存部３１は順にエントリー番号が付随している。エント
リー番号は所望のデータ保存部３１をアクセスするため
のアドレスとして使用される。図５では、この内のエン
トリー番号０〜２のデータ保存部と比較器とをそれぞれ
３１ａ〜３１ｃ、３２ａ〜３２ｃとして示した。
【０００４】図６及び図７にデータ保存部３１及びステ
ータスレジスタ３５のビット構成の一例を示す。データ
保存部３１は、ＣＡＭエリア４１（４８ビット）及びＲ
ＡＭエリア４２（１６ビット）のデータエリアとエンプ
ティビット４３及びアクセスビット４４のコントロール
ビットから構成されている。ＣＡＭエリア４１には、受
信フレームの送信元アドレスが登録され、ＲＡＭエリア
４２にはそのフレームを受信したポート番号が記録され
ている。エンプティビット４３は、データ保存部にデー
タが登録されているかどうかを示し、アクセスビット４
４は以前のデータ検索でＣＡＭエリア４１に登録されて
いるデータにマッチした履歴があるかどうかを示す。ス
テータスレジスタ３５は、マッチビット８１、ＲＡＭエ
リアの内容８２（１６ビット）で構成されている。マッ
チビット８１は、データレジスタ３０に書き込まれた検
索データといずれかのデータ保存部のＣＡＭエリアの内
容が一致した時にセットされるビットである。ＲＡＭエ
リアの内容８２には、データが一致したデータ保存部の
ＲＡＭエリアの内容が格納されている。
ータスレジスタ３５のビット構成の一例を示す。データ
保存部３１は、ＣＡＭエリア４１（４８ビット）及びＲ
ＡＭエリア４２（１６ビット）のデータエリアとエンプ
ティビット４３及びアクセスビット４４のコントロール
ビットから構成されている。ＣＡＭエリア４１には、受
信フレームの送信元アドレスが登録され、ＲＡＭエリア
４２にはそのフレームを受信したポート番号が記録され
ている。エンプティビット４３は、データ保存部にデー
タが登録されているかどうかを示し、アクセスビット４
４は以前のデータ検索でＣＡＭエリア４１に登録されて
いるデータにマッチした履歴があるかどうかを示す。ス
テータスレジスタ３５は、マッチビット８１、ＲＡＭエ
リアの内容８２（１６ビット）で構成されている。マッ
チビット８１は、データレジスタ３０に書き込まれた検
索データといずれかのデータ保存部のＣＡＭエリアの内
容が一致した時にセットされるビットである。ＲＡＭエ
リアの内容８２には、データが一致したデータ保存部の
ＲＡＭエリアの内容が格納されている。
【０００５】図４において、受信器２０ａを通してフレ
ームを受信したＭＡＣ回路２２ａは、受信したフレーム
データをＤＭＡ（Direct Memory Access）によって共有
メモリのポート１受信データ格納領域２５ａに格納され
る。ＣＰＵ２４は、ポート１受信データ格納領域２５ａ
に格納されたフレームデータの宛先アドレスを読み出
し、ＣＡＭ２３のデータレジスタ３０に書き込まれる。
ームを受信したＭＡＣ回路２２ａは、受信したフレーム
データをＤＭＡ（Direct Memory Access）によって共有
メモリのポート１受信データ格納領域２５ａに格納され
る。ＣＰＵ２４は、ポート１受信データ格納領域２５ａ
に格納されたフレームデータの宛先アドレスを読み出
し、ＣＡＭ２３のデータレジスタ３０に書き込まれる。
【０００６】図５において、データレジスタ３０に宛先
アドレスが書き込まれるとＣＡＭ２３は、全てのデータ
保存部３１のＣＡＭエリア４１の内容とデータレジスタ
３０に書き込まれた宛先アドレスとを比較器３２によっ
て一度に比較する。比較結果は、ステータス検出部３３
によって検出され、データレジスタ３０に書き込まれた
宛先アドレスといずれかのデータ保存部のＣＡＭエリア
の内容とがマッチしたときマッチ信号が出力され、ステ
ータスレジスタ３５のマッチビット８１がセットされ
る。また、ＲＡＭエリアの内容８２には、マッチが発生
したデータ保存部のＲＡＭエリアの内容が格納される。
アドレスが書き込まれるとＣＡＭ２３は、全てのデータ
保存部３１のＣＡＭエリア４１の内容とデータレジスタ
３０に書き込まれた宛先アドレスとを比較器３２によっ
て一度に比較する。比較結果は、ステータス検出部３３
によって検出され、データレジスタ３０に書き込まれた
宛先アドレスといずれかのデータ保存部のＣＡＭエリア
の内容とがマッチしたときマッチ信号が出力され、ステ
ータスレジスタ３５のマッチビット８１がセットされ
る。また、ＲＡＭエリアの内容８２には、マッチが発生
したデータ保存部のＲＡＭエリアの内容が格納される。
【０００７】ＣＰＵ２４はステータスレジスタ３５を読
み出し、マッチビット８１がセットされているのを検出
すると、ＲＡＭエリアの内容８２に記録されているポー
ト番号を読み出す。ポート番号が例えば２であった場
合、ＣＰＵ２４はＭＡＣ回路２２ｂに対して、ポート１
受信データ格納領域に格納されたデータを読み出して送
信するように通知する。ＭＡＣ回路２２ｂは、ポート１
受信データ格納領域からＤＭＡによってデータを読み出
し、送信器２１ｂを通してフレームの送信を行う。
み出し、マッチビット８１がセットされているのを検出
すると、ＲＡＭエリアの内容８２に記録されているポー
ト番号を読み出す。ポート番号が例えば２であった場
合、ＣＰＵ２４はＭＡＣ回路２２ｂに対して、ポート１
受信データ格納領域に格納されたデータを読み出して送
信するように通知する。ＭＡＣ回路２２ｂは、ポート１
受信データ格納領域からＤＭＡによってデータを読み出
し、送信器２１ｂを通してフレームの送信を行う。
【０００８】一方、ＣＰＵ２４は、ポート１受信データ
格納領域に格納されたフレームデータから送信元アドレ
スを読み出し、送信元アドレスと送信元アドレスを読み
出した受信データ格納領域のポート番号をＣＡＭ２３の
データレジスタ３０に書き込む。データレジスタ３０に
送信元アドレスとポート番号が書き込まれるとＣＡＭ２
３は、全てのデータ保存部の内容とデータレジスタ３０
に書き込まれた送信元アドレスとを比較器３２によって
一度に比較する。比較結果はステータス検出部３３によ
って検出され、データレジスタ３０に書き込まれた送信
元アドレスといずれかのデータ保存部のＣＡＭエリアの
内容とが一致したときマッチ信号が出力され、ステータ
スレジスタ３５のマッチビット８１がセットされる。Ｃ
ＰＵ２４はステータスレジスタのマッチビット８１を読
み出すことによって、この送信元アドレスに該当する局
アドレスが既にＣＡＭ２３に登録されているかどうかを
判別する。
格納領域に格納されたフレームデータから送信元アドレ
スを読み出し、送信元アドレスと送信元アドレスを読み
出した受信データ格納領域のポート番号をＣＡＭ２３の
データレジスタ３０に書き込む。データレジスタ３０に
送信元アドレスとポート番号が書き込まれるとＣＡＭ２
３は、全てのデータ保存部の内容とデータレジスタ３０
に書き込まれた送信元アドレスとを比較器３２によって
一度に比較する。比較結果はステータス検出部３３によ
って検出され、データレジスタ３０に書き込まれた送信
元アドレスといずれかのデータ保存部のＣＡＭエリアの
内容とが一致したときマッチ信号が出力され、ステータ
スレジスタ３５のマッチビット８１がセットされる。Ｃ
ＰＵ２４はステータスレジスタのマッチビット８１を読
み出すことによって、この送信元アドレスに該当する局
アドレスが既にＣＡＭ２３に登録されているかどうかを
判別する。
【０００９】ＣＡＭ２３は、データレジスタ３０に書き
込まれた送信元アドレスといずれかのデータ保存部の内
容とがマッチしたときは、マッチが発生したデータ保存
部のアクセスビット４４をセットする。ＣＡＭ２３にま
だ受信したフレームの送信元アドレスが登録されていな
かった場合、ＣＰＵ２４は、コマンドレジスタ３４にデ
ータ登録命令コードを書き込む。ＣＡＭ２３は、エント
リー番号の値が一番小さいデータ保存部のＣＡＭエリア
及びＲＡＭエリアに、データレジスタ３０に書き込まれ
た送信元アドレス及びポート番号を書き込む。これによ
り、この受信フレームの送信元アドレスとポート番号が
ＣＡＭ２３に登録される。
込まれた送信元アドレスといずれかのデータ保存部の内
容とがマッチしたときは、マッチが発生したデータ保存
部のアクセスビット４４をセットする。ＣＡＭ２３にま
だ受信したフレームの送信元アドレスが登録されていな
かった場合、ＣＰＵ２４は、コマンドレジスタ３４にデ
ータ登録命令コードを書き込む。ＣＡＭ２３は、エント
リー番号の値が一番小さいデータ保存部のＣＡＭエリア
及びＲＡＭエリアに、データレジスタ３０に書き込まれ
た送信元アドレス及びポート番号を書き込む。これによ
り、この受信フレームの送信元アドレスとポート番号が
ＣＡＭ２３に登録される。
【００１０】ＣＰＵ２４は、定期的にＣＡＭ２３のコマ
ンドレジスタ３４にアクセスビットがセットされていな
いデータ保存部のデータを削除するコマンドを書き込
み、一定時間以上フレームの送信を行わなかった局の局
アドレスをＣＡＭ２３から削除する。
ンドレジスタ３４にアクセスビットがセットされていな
いデータ保存部のデータを削除するコマンドを書き込
み、一定時間以上フレームの送信を行わなかった局の局
アドレスをＣＡＭ２３から削除する。
【００１１】ところで以上に述べた従来のネットワーク
スイッチには以下の問題がある。
スイッチには以下の問題がある。
【００１２】即ち上記した従来の技術において、ＣＰＵ
２４が実行する処理のフローチャートは図８に示す様
に、受信フレームの転送制御に直接関係しないエージン
グ処理５２や送信元アドレス登録処理５６もＣＰＵ２４
が実行する必要があった。特に送信元アドレス登録処理
５６は、フレーム受信時に必ず行う必要があるため、１
つのフレーム処理に要する時間が長くなり、複数のポー
トから連続してフレームを受信した場合、フレームの転
送処理が間に合わず、ネットワークスイッチ全体の性能
が低下するという問題があった。
２４が実行する処理のフローチャートは図８に示す様
に、受信フレームの転送制御に直接関係しないエージン
グ処理５２や送信元アドレス登録処理５６もＣＰＵ２４
が実行する必要があった。特に送信元アドレス登録処理
５６は、フレーム受信時に必ず行う必要があるため、１
つのフレーム処理に要する時間が長くなり、複数のポー
トから連続してフレームを受信した場合、フレームの転
送処理が間に合わず、ネットワークスイッチ全体の性能
が低下するという問題があった。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
した従来技術の欠点を解消し、複数のポートから連続し
てフレームを受信した場合でも、性能が低下しないネッ
トワークスイッチを提供することにある。
した従来技術の欠点を解消し、複数のポートから連続し
てフレームを受信した場合でも、性能が低下しないネッ
トワークスイッチを提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明では、送信元アドレスのＣＡＭへの登録
及び一定時間以上フレームの送信を行わなかった局の局
アドレスをＣＡＭから削除するためのＣＡＭ内部データ
管理回路を設けたものである。
めに、この発明では、送信元アドレスのＣＡＭへの登録
及び一定時間以上フレームの送信を行わなかった局の局
アドレスをＣＡＭから削除するためのＣＡＭ内部データ
管理回路を設けたものである。
【００１５】上記した手段によれば、ＣＰＵは、送信元
アドレスの登録処理及びエージング処理を行う必要がな
くなり、受信フレームの転送処理に専念することがで
き、従って１フレーム当たりの処理時間が短くなるた
め、受信フレームの転送処理性能を向上させることがで
きる。
アドレスの登録処理及びエージング処理を行う必要がな
くなり、受信フレームの転送処理に専念することがで
き、従って１フレーム当たりの処理時間が短くなるた
め、受信フレームの転送処理性能を向上させることがで
きる。
【００１６】
【発明の実施の形態】図１は本発明ネットワークスイッ
チの一実施例を示すもので、本実施例は前記した図４に
示す従来のネットワークスイッチに、受信器２０から出
力される受信データから送信元アドレスを抽出してＣＡ
Ｍに登録する機能と一定時間以上フレームを送信しなか
った局の局アドレスををＣＡＭから削除する機能を有す
るＣＡＭ内部データ管理回路６０と、ＣＡＭ内部データ
管理回路６０とＣＰＵ２４からのＣＡＭアクセスを調停
する調停回路６１を新たに設けたものである。図２はこ
のＣＡＭ内部データ管理回路６０の構成の一実施例を示
すもので、以下、ポート１からフレームを受信した場合
を例にして、本発明によるネットワークスイッチの動作
を説明する。ＣＡＭ内部データ管理回路６０は、受信器
２０ａを介して受信したデータから送信元アドレス抽出
回路７１によって送信元アドレスを抽出してデータ登録
制御回路７２に送信元アドレスを通知する。データ登録
制御回路７２は送信元アドレス抽出回路７１から送信元
アドレスが通知されると、データ削除回路７４がＣＡＭ
アクセス中でないことを確認して調停回路６１にＣＡＭ
アクセス要求を出す。調停回路６１はＣＰＵ２４がＣＡ
Ｍアクセス中でないことを確認し、データ登録制御回路
７２に応答を返す。データ登録制御回路７２は、調停回
路６１からの応答を受けると、ＣＡＭ２３のデータレジ
スタ３０に送信元アドレスとポート番号１を書き込み、
検索要求を出す。ＣＡＭ２３は、データがマッチすると
マッチしたデータ保存部のアクセスビットをセットし、
マッチ信号を出力する。データ登録制御回路７２は、Ｃ
ＡＭ２３からのマッチ信号が検出されなかった場合、Ｃ
ＡＭ２３に対してデータ登録コマンドを発行する。一
方、ＣＡＭ内部データ管理回路６０内部のエージングタ
イマ７３は、定期的にデータ削除制御回路７４に対して
エージング要求を出す。エージング要求を受けたデータ
削除制御回路７４は、データ登録制御回路７２がＣＡＭ
アクセス中でないことを確認して調停回路６１にＣＡＭ
アクセス要求を出す。調停回路６１は、ＣＰＵ２４がＣ
ＡＭアクセス中でないことを確認して、データ削除制御
回路７４に応答を返す。応答を受けたデータ削除制御回
路７４は、ＣＡＭ２３に対してアクセスビットがセット
されていないデータ保存部のデータを削除するコマンド
を発行する。
チの一実施例を示すもので、本実施例は前記した図４に
示す従来のネットワークスイッチに、受信器２０から出
力される受信データから送信元アドレスを抽出してＣＡ
Ｍに登録する機能と一定時間以上フレームを送信しなか
った局の局アドレスををＣＡＭから削除する機能を有す
るＣＡＭ内部データ管理回路６０と、ＣＡＭ内部データ
管理回路６０とＣＰＵ２４からのＣＡＭアクセスを調停
する調停回路６１を新たに設けたものである。図２はこ
のＣＡＭ内部データ管理回路６０の構成の一実施例を示
すもので、以下、ポート１からフレームを受信した場合
を例にして、本発明によるネットワークスイッチの動作
を説明する。ＣＡＭ内部データ管理回路６０は、受信器
２０ａを介して受信したデータから送信元アドレス抽出
回路７１によって送信元アドレスを抽出してデータ登録
制御回路７２に送信元アドレスを通知する。データ登録
制御回路７２は送信元アドレス抽出回路７１から送信元
アドレスが通知されると、データ削除回路７４がＣＡＭ
アクセス中でないことを確認して調停回路６１にＣＡＭ
アクセス要求を出す。調停回路６１はＣＰＵ２４がＣＡ
Ｍアクセス中でないことを確認し、データ登録制御回路
７２に応答を返す。データ登録制御回路７２は、調停回
路６１からの応答を受けると、ＣＡＭ２３のデータレジ
スタ３０に送信元アドレスとポート番号１を書き込み、
検索要求を出す。ＣＡＭ２３は、データがマッチすると
マッチしたデータ保存部のアクセスビットをセットし、
マッチ信号を出力する。データ登録制御回路７２は、Ｃ
ＡＭ２３からのマッチ信号が検出されなかった場合、Ｃ
ＡＭ２３に対してデータ登録コマンドを発行する。一
方、ＣＡＭ内部データ管理回路６０内部のエージングタ
イマ７３は、定期的にデータ削除制御回路７４に対して
エージング要求を出す。エージング要求を受けたデータ
削除制御回路７４は、データ登録制御回路７２がＣＡＭ
アクセス中でないことを確認して調停回路６１にＣＡＭ
アクセス要求を出す。調停回路６１は、ＣＰＵ２４がＣ
ＡＭアクセス中でないことを確認して、データ削除制御
回路７４に応答を返す。応答を受けたデータ削除制御回
路７４は、ＣＡＭ２３に対してアクセスビットがセット
されていないデータ保存部のデータを削除するコマンド
を発行する。
【００１７】一方ＣＰＵ２４は、ＭＡＣ回路２２ａがＤ
ＭＡによって共有メモリのポート１受信データ格納領域
２５ａに格納した受信データから宛先アドレスを読み出
し、調停回路６１にＣＡＭアクセス要求を出す。調停回
路６１は、ＣＡＭ内部データ管理回路６０がＣＡＭアク
セス中でないことを確認してＣＰＵ２４に応答を返す。
ＣＰＵ２４は応答を受けるとＣＡＭ２３のデータレジス
タ３０に宛先アドレスを書き込み検索要求を出す。ＣＡ
Ｍ２３は、マッチしたデータ保存部のＲＡＭエリアに書
き込まれているポート番号をステータスレジスタ３５に
書き込む。ＣＰＵ２４はＣＡＭ２３のステータスレジス
タ３５からポート番号を読み出し、フレーム転送制御を
行う。
ＭＡによって共有メモリのポート１受信データ格納領域
２５ａに格納した受信データから宛先アドレスを読み出
し、調停回路６１にＣＡＭアクセス要求を出す。調停回
路６１は、ＣＡＭ内部データ管理回路６０がＣＡＭアク
セス中でないことを確認してＣＰＵ２４に応答を返す。
ＣＰＵ２４は応答を受けるとＣＡＭ２３のデータレジス
タ３０に宛先アドレスを書き込み検索要求を出す。ＣＡ
Ｍ２３は、マッチしたデータ保存部のＲＡＭエリアに書
き込まれているポート番号をステータスレジスタ３５に
書き込む。ＣＰＵ２４はＣＡＭ２３のステータスレジス
タ３５からポート番号を読み出し、フレーム転送制御を
行う。
【００１８】
【発明の効果】以上の様にして成る本発明ネットワーク
スイッチは、送信元アドレスのＣＡＭへの登録及び一定
時間以上フレームの送信を行わなかった局の局アドレス
をＣＡＭから削除することは、ＣＡＭ内部データ管理回
路で処理しているため、ＣＰＵは受信フレームの転送処
理に専念することができるので、従ってＣＰＵのフレー
ム転送能力が向上し、複数のポートから連続してフレー
ムを受信した場合のネットワークスイッチ全体の性能の
低下を防ぐことができる。
スイッチは、送信元アドレスのＣＡＭへの登録及び一定
時間以上フレームの送信を行わなかった局の局アドレス
をＣＡＭから削除することは、ＣＡＭ内部データ管理回
路で処理しているため、ＣＰＵは受信フレームの転送処
理に専念することができるので、従ってＣＰＵのフレー
ム転送能力が向上し、複数のポートから連続してフレー
ムを受信した場合のネットワークスイッチ全体の性能の
低下を防ぐことができる。
【図１】本発明ネットワークスイッチの一実施例を示す
構成図。
構成図。
【図２】本発明ネットワークスイッチに用いられるＣＡ
Ｍ内部データ管理回路の一実施例を示す構成図。
Ｍ内部データ管理回路の一実施例を示す構成図。
【図３】ネットワークスイッチによって接続されたネッ
トワークの一例を示す構成図。
トワークの一例を示す構成図。
【図４】従来のネットワークスイッチの一例を示す構成
図。
図。
【図５】従来のネットワークスイッチに用いられるＣＡ
Ｍの一例を示す構成図。
Ｍの一例を示す構成図。
【図６】ＣＡＭのデータ保存部のビット構成の一例を示
す構成図。
す構成図。
【図７】ＣＡＭのステータスレジスタのビット構成の一
例を示す構成図。
例を示す構成図。
【図８】従来のネットワークスイッチにおけるＣＰＵの
処理内容の一例を示すフローチャート。
処理内容の一例を示すフローチャート。
１０ ネットワークスイッチ １１ａ〜１１ｐ 局 １２ａ〜１２ｄ ネットワーク ２０ａ〜２０ｄ 受信器 ２１ａ〜２１ｄ 送信器 ２２ａ〜２２ｄ ＭＡＣ回路 ２３ ＣＡＭ ２４ ＣＰＵ ２５ａ〜２５ｄ 共有メモリ ３０ データレジスタ ３１ａ〜３１ｃ データ保存部 ３２ａ〜３２ｃ 比較器 ３３ ステータス検出部 ３４ コマンドレジスタ ３５ ステータスレジスタ ４１ ＣＡＭエリア ４２ ＲＡＭエリア ４３ エンプティビット ４４ アクセスビット ６０ ＣＡＭ内部データ管理回路 ６１ 調停回路 ７１ 送信元アドレス抽出回路 ７２ データ登録制御回路 ７３ エージングタイマ ７４ データ削除制御回路 ８１ マッチビット ８２ ＲＡＭエリアの内容
Claims (1)
- 【請求項１】複数のネットワークを相互接続するための
複数のポートを持ち、各ポートにはフレームの送受信を
制御する機能を持つＭＡＣ回路とネットワークに接続さ
れている局の局アドレスを記録するＣＡＭを有し、受信
フレームの宛先アドレスとＣＡＭに記録した局アドレス
を比較して受信フレームの転送先ポートを判定し、フレ
ーム転送の制御を行うＣＰＵを有するネットワークスイ
ッチにおいて、受信データから送信元アドレスを抽出し
てＣＡＭに登録する機能と一定時間以上フレーム送信を
行わなかった局の局アドレスをＣＡＭから削除する機能
を有するＣＡＭ内部データ管理回路を設けたことを特徴
とするネットワークスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252186A JPH0998184A (ja) | 1995-09-29 | 1995-09-29 | ネットワークスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252186A JPH0998184A (ja) | 1995-09-29 | 1995-09-29 | ネットワークスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0998184A true JPH0998184A (ja) | 1997-04-08 |
Family
ID=17233700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252186A Pending JPH0998184A (ja) | 1995-09-29 | 1995-09-29 | ネットワークスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0998184A (ja) |
-
1995
- 1995-09-29 JP JP7252186A patent/JPH0998184A/ja active Pending
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