JPH10105134A - Ｌｃｄパネル駆動回路 - Google Patents
Ｌｃｄパネル駆動回路Info
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- JPH10105134A JPH10105134A JP9250241A JP25024197A JPH10105134A JP H10105134 A JPH10105134 A JP H10105134A JP 9250241 A JP9250241 A JP 9250241A JP 25024197 A JP25024197 A JP 25024197A JP H10105134 A JPH10105134 A JP H10105134A
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Abstract
(57)【要約】
【課題】回路構成を簡略なものにしてバスラインの数を
減らし、回路面積及び消費電力を低減させると共に、回
路設計作業を容易にしたＬＣＤパネル駆動回路を提供す
る。 【解決手段】ディジタルビデオ信号Ｒ，Ｇ，Ｂが、タイ
ミング制御回路２１０を介して１つのＤ／Ａ変換ブロッ
ク２２０に送られ、アナログビデオ信号に変換されて、
各カラムドライバ２５０に出力される。シーケンス制御
回路２３０からのカラムドライバ選択信号により選択さ
れたカラムドライバ２５０は、アナログビデオ信号Ｒ，
Ｇ，Ｂをチャネル毎に入力・保持し、その信号をＬＣＤ
パネル２７０のカラムライン上の各セルに一括出力す
る。ＬＣＤパネル２７０の各セルは、ロードライバ２６
０を介して送られてくるセル駆動信号により駆動されビ
デオ信号を出力する。
減らし、回路面積及び消費電力を低減させると共に、回
路設計作業を容易にしたＬＣＤパネル駆動回路を提供す
る。 【解決手段】ディジタルビデオ信号Ｒ，Ｇ，Ｂが、タイ
ミング制御回路２１０を介して１つのＤ／Ａ変換ブロッ
ク２２０に送られ、アナログビデオ信号に変換されて、
各カラムドライバ２５０に出力される。シーケンス制御
回路２３０からのカラムドライバ選択信号により選択さ
れたカラムドライバ２５０は、アナログビデオ信号Ｒ，
Ｇ，Ｂをチャネル毎に入力・保持し、その信号をＬＣＤ
パネル２７０のカラムライン上の各セルに一括出力す
る。ＬＣＤパネル２７０の各セルは、ロードライバ２６
０を介して送られてくるセル駆動信号により駆動されビ
デオ信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤパネル（Li
quid Crystal Display Panel ）駆動回路に関し、特
に、ＬＣＤパネルのカラムラインを制御するカラムドラ
イバ内のＤ／Ａ変換手段の数とビデオ信号を伝達するた
めのバスラインの数とを減らすことのできるＬＣＤパネ
ル駆動回路に関する。
quid Crystal Display Panel ）駆動回路に関し、特
に、ＬＣＤパネルのカラムラインを制御するカラムドラ
イバ内のＤ／Ａ変換手段の数とビデオ信号を伝達するた
めのバスラインの数とを減らすことのできるＬＣＤパネ
ル駆動回路に関する。
【０００２】
【従来の技術】ＬＣＤパネルは、光学的には結晶のよう
な性質を現す液体の物質（液晶）に電界を加えて変化さ
せると、光の透過度などの特性が変化する性質を利用し
たディスプレー装置である。一般に、ＬＣＤパネルの画
素単位であるピクセルは、カラーディスプレーの場合に
は、デルタ（delta ）の配列を有する３つの液晶セルか
らなり、それぞれ赤（Red ＝Ｒ）、緑（Green ＝Ｇ）及
び青（blue＝Ｂ）のビデオ信号を出力する。また、白黒
ディスプレーの場合には、ストライプ（stripe）の配列
を有する。
な性質を現す液体の物質（液晶）に電界を加えて変化さ
せると、光の透過度などの特性が変化する性質を利用し
たディスプレー装置である。一般に、ＬＣＤパネルの画
素単位であるピクセルは、カラーディスプレーの場合に
は、デルタ（delta ）の配列を有する３つの液晶セルか
らなり、それぞれ赤（Red ＝Ｒ）、緑（Green ＝Ｇ）及
び青（blue＝Ｂ）のビデオ信号を出力する。また、白黒
ディスプレーの場合には、ストライプ（stripe）の配列
を有する。
【０００３】前記のようなピクセルが、カラムラインと
ローラインを有するマトリックス状に配列されてディス
プレーパネルが構成され、駆動回路の制御信号によって
文字或いは映像が表示される。図６は、従来のＬＣＤパ
ネル駆動回路の構成を示すブロック図である。図６に示
すように、従来の回路は、例えば、６ビットからなる
赤、緑、青のディジタルビデオ信号Ｒ，Ｇ，Ｂ、及びＬ
ＣＤパネルのセル駆動信号を生成させるための垂直同期
信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣが、図
示されないＶＧＡ（Video Graphics Array）チップ等の
グラフィックスサブシステムからタイミング制御回路１
１０に入力され、このタイミング制御回路１１０によ
り、各カラムドライバ１２０へのディジタルビデオ信号
Ｒ，Ｇ，Ｂの出力タイミングが制御されると共に、セル
駆動信号が生成されて各ロードライバ１３０に伝達さ
れ、ＬＣＤパネル１４０のそれぞれのセルが駆動される
ように構成される。
ローラインを有するマトリックス状に配列されてディス
プレーパネルが構成され、駆動回路の制御信号によって
文字或いは映像が表示される。図６は、従来のＬＣＤパ
ネル駆動回路の構成を示すブロック図である。図６に示
すように、従来の回路は、例えば、６ビットからなる
赤、緑、青のディジタルビデオ信号Ｒ，Ｇ，Ｂ、及びＬ
ＣＤパネルのセル駆動信号を生成させるための垂直同期
信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣが、図
示されないＶＧＡ（Video Graphics Array）チップ等の
グラフィックスサブシステムからタイミング制御回路１
１０に入力され、このタイミング制御回路１１０によ
り、各カラムドライバ１２０へのディジタルビデオ信号
Ｒ，Ｇ，Ｂの出力タイミングが制御されると共に、セル
駆動信号が生成されて各ロードライバ１３０に伝達さ
れ、ＬＣＤパネル１４０のそれぞれのセルが駆動される
ように構成される。
【０００４】また、図７は、従来のＬＣＤパネル駆動回
路のカラムドライバ１２０の構成を示すブロック図であ
る。図７に示すように、各カラムドライバ１２０は、タ
イミング制御回路１１０から伝達されたディジタルビデ
オ信号Ｒ，Ｇ，ＢをＤ／Ａ変換回路１２２に順次伝達す
るシフトブロック１２１と、入力されたディジタルビデ
オ信号をアナログビデオ信号に変換して出力するＤ／Ａ
変換回路１２２と、ビデオ信号の非線形歪みを補正する
ためのガンマ補正回路（Gamma Correction Circuit）
１２５と、Ｄ／Ａ変換回路１２２を通して変換されたア
ナログビデオ信号を出力するインタフェース回路である
サンプル／ホールド回路１２３と、該サンプル／ホール
ド回路１２３の出力信号をＬＣＤパネル１４０の各セル
に伝達するバッファ１２４とから構成される。
路のカラムドライバ１２０の構成を示すブロック図であ
る。図７に示すように、各カラムドライバ１２０は、タ
イミング制御回路１１０から伝達されたディジタルビデ
オ信号Ｒ，Ｇ，ＢをＤ／Ａ変換回路１２２に順次伝達す
るシフトブロック１２１と、入力されたディジタルビデ
オ信号をアナログビデオ信号に変換して出力するＤ／Ａ
変換回路１２２と、ビデオ信号の非線形歪みを補正する
ためのガンマ補正回路（Gamma Correction Circuit）
１２５と、Ｄ／Ａ変換回路１２２を通して変換されたア
ナログビデオ信号を出力するインタフェース回路である
サンプル／ホールド回路１２３と、該サンプル／ホール
ド回路１２３の出力信号をＬＣＤパネル１４０の各セル
に伝達するバッファ１２４とから構成される。
【０００５】尚、カラムドライバ１２０のシフトブロッ
ク１２１とＤ／Ａ変換回路１２２との間に、６ビットの
ディジタルビデオ信号を伝達するための多数個のバスラ
インが連結されており、Ｄ／Ａ変換回路１２２で変換さ
れたアナログビデオ信号をバッファ１２４まで伝達する
ための多数個の信号伝送ラインが、Ｄ／Ａ変換回路１２
２からサンプル／ホールド回路１２３を介してバッファ
１２４に連結されている。
ク１２１とＤ／Ａ変換回路１２２との間に、６ビットの
ディジタルビデオ信号を伝達するための多数個のバスラ
インが連結されており、Ｄ／Ａ変換回路１２２で変換さ
れたアナログビデオ信号をバッファ１２４まで伝達する
ための多数個の信号伝送ラインが、Ｄ／Ａ変換回路１２
２からサンプル／ホールド回路１２３を介してバッファ
１２４に連結されている。
【０００６】次に、上記のような従来のＬＣＤパネル駆
動回路の動作を説明する。ディジタルビデオ信号Ｒ，
Ｇ，Ｂと垂直同期信号及び水平同期信号Ｖ−ＳＹＮＣ，
Ｈ−ＳＹＮＣ（以下、Ｖ／Ｈ−ＳＹＮＣで示す）とが、
タイミング制御回路１１０に入力されると、タイミング
制御回路１１０は、入力されたビデオ信号Ｒ，Ｇ，Ｂの
出力タイミングを決めて各カラムドライバ１２０に伝達
し、垂直／水平同期信号Ｖ／Ｈ−ＳＹＮＣに基づくセル
駆動信号を各ロードライバ１３０に伝達する。
動回路の動作を説明する。ディジタルビデオ信号Ｒ，
Ｇ，Ｂと垂直同期信号及び水平同期信号Ｖ−ＳＹＮＣ，
Ｈ−ＳＹＮＣ（以下、Ｖ／Ｈ−ＳＹＮＣで示す）とが、
タイミング制御回路１１０に入力されると、タイミング
制御回路１１０は、入力されたビデオ信号Ｒ，Ｇ，Ｂの
出力タイミングを決めて各カラムドライバ１２０に伝達
し、垂直／水平同期信号Ｖ／Ｈ−ＳＹＮＣに基づくセル
駆動信号を各ロードライバ１３０に伝達する。
【０００７】カラムドライバ１２０に伝達されたディジ
タルビデオ信号Ｒ，Ｇ，Ｂは、シフトブロック１２１の
制御の下で、Ｄ／Ａ変換回路１２２を構成する各Ｄ／Ａ
変換器Ｄ／Ａ１〜Ｄ／Ａｎに伝達される。この際、シフ
トブロック１２１にディジタルビデオ信号Ｒ，Ｇ，Ｂの
１番目のデータブロックが入力されると、Ｄ／Ａ変換回
路１２２の初めの３つのＤ／Ａ変換器Ｄ／Ａ１，Ｄ／Ａ
２，Ｄ／Ａ３にディジタルビデオ信号が伝達されてアナ
ログ変換が行なわれ、２番目のデータブロックが入力さ
れると、次の３つのＤ／Ａ変換器Ｄ／Ａ４，Ｄ／Ａ５，
Ｄ／Ａ６にディジタルビデオ信号が伝達されてアナログ
変換が行われる。このようにして、カラムドライバ１２
０内の全てのＤ／Ａ変換器で順次Ｄ／Ａ変換が行われ
る。
タルビデオ信号Ｒ，Ｇ，Ｂは、シフトブロック１２１の
制御の下で、Ｄ／Ａ変換回路１２２を構成する各Ｄ／Ａ
変換器Ｄ／Ａ１〜Ｄ／Ａｎに伝達される。この際、シフ
トブロック１２１にディジタルビデオ信号Ｒ，Ｇ，Ｂの
１番目のデータブロックが入力されると、Ｄ／Ａ変換回
路１２２の初めの３つのＤ／Ａ変換器Ｄ／Ａ１，Ｄ／Ａ
２，Ｄ／Ａ３にディジタルビデオ信号が伝達されてアナ
ログ変換が行なわれ、２番目のデータブロックが入力さ
れると、次の３つのＤ／Ａ変換器Ｄ／Ａ４，Ｄ／Ａ５，
Ｄ／Ａ６にディジタルビデオ信号が伝達されてアナログ
変換が行われる。このようにして、カラムドライバ１２
０内の全てのＤ／Ａ変換器で順次Ｄ／Ａ変換が行われ
る。
【０００８】変換されたアナログビデオ信号は、サンプ
ル／ホールド回路１２３とバッファ１２４とを通ってＬ
ＣＤパネル１４０のそれぞれのセルに伝達され、ロード
ライバ１３０を通ったセル駆動信号によりＬＣＤパネル
１４０の各セルが駆動される。
ル／ホールド回路１２３とバッファ１２４とを通ってＬ
ＣＤパネル１４０のそれぞれのセルに伝達され、ロード
ライバ１３０を通ったセル駆動信号によりＬＣＤパネル
１４０の各セルが駆動される。
【０００９】
【発明が解決しようとする課題】上記のような従来のＬ
ＣＤパネル駆動回路は、それぞれのカラムドライバ１２
０毎にＤ／Ａ変換回路１２２を備えており、６ビットの
ディジタルビデオ信号Ｒ，Ｇ，Ｂがタイミング制御回路
１１０からカラムドライバ１２０に伝達されるため、各
カラムドライバ１２０について全部で１８ビットの伝送
ラインが必要であった。また、それぞれのカラムドライ
バ１２０毎にＤ／Ａ変換回路１２２が備えられることに
よって、回路の面積及び消費電力が増加するという欠点
があった。
ＣＤパネル駆動回路は、それぞれのカラムドライバ１２
０毎にＤ／Ａ変換回路１２２を備えており、６ビットの
ディジタルビデオ信号Ｒ，Ｇ，Ｂがタイミング制御回路
１１０からカラムドライバ１２０に伝達されるため、各
カラムドライバ１２０について全部で１８ビットの伝送
ラインが必要であった。また、それぞれのカラムドライ
バ１２０毎にＤ／Ａ変換回路１２２が備えられることに
よって、回路の面積及び消費電力が増加するという欠点
があった。
【００１０】更に、タイミング制御回路１１０とカラム
ドライバ１２０との間のビデオ信号を伝送するための多
数のバスラインにおいて発生するＥＭＩ（Electromagne
ticinterference ）の影響、即ち、電磁気妨害による回
路の誤動作も考慮すべきである。つまり、ＬＣＤパネル
駆動回路の全体のレイアウト面積と消費電力が増加する
状況のなかで、多数のバスラインを効率的に配置しなけ
ればならないため、回路設計作業が非常に複雑となり、
これにかかる作業時間も長くなってしまうという問題点
があった。
ドライバ１２０との間のビデオ信号を伝送するための多
数のバスラインにおいて発生するＥＭＩ（Electromagne
ticinterference ）の影響、即ち、電磁気妨害による回
路の誤動作も考慮すべきである。つまり、ＬＣＤパネル
駆動回路の全体のレイアウト面積と消費電力が増加する
状況のなかで、多数のバスラインを効率的に配置しなけ
ればならないため、回路設計作業が非常に複雑となり、
これにかかる作業時間も長くなってしまうという問題点
があった。
【００１１】本発明は上記の点に着目してなされたもの
で、回路構成を簡略なものにしてバスラインの数を減ら
すことで、回路面積及び消費電力の低減を図ると共に回
路設計作業を容易にしたＬＣＤパネル駆動回路を提供す
ることを目的とする。
で、回路構成を簡略なものにしてバスラインの数を減ら
すことで、回路面積及び消費電力の低減を図ると共に回
路設計作業を容易にしたＬＣＤパネル駆動回路を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】このため本発明の請求項
１に記載のＬＣＤパネル駆動回路は、ディジタルビデオ
信号、垂直同期信号及び水平同期信号を入力し、前記デ
ィジタルビデオ信号の出力タイミングを制御すると共
に、前記垂直同期信号及び前記水平同期信号に応じてロ
ーライン駆動信号を出力するタイミング制御手段と、該
タイミング制御手段から出力されるディジタルビデオ信
号を入力し、該ディジタルビデオ信号をアナログビデオ
信号に変換して出力する１つのＤ／Ａ変換手段と、ＬＣ
Ｄパネルのカラムラインに対応させて設けられ、前記Ｄ
／Ａ変換手段から出力されるアナログビデオ信号を前記
カラムライン上の各セルに対応したチャネルに順次入力
して保持し、全てのチャネルに対するアナログビデオ信
号の入力が完了すると、保持されたアナログビデオ信号
を前記カラムライン上の各セルに一括して出力する複数
のカラムドライバと、前記水平同期信号に応じて、前記
各カラムドライバを順次選択して動作させるカラムドラ
イバ選択信号を発生し、該カラムドライバ選択信号を対
応するカラムドライバに出力するシーケンス制御手段
と、前記タイミング制御手段から出力されるローライン
駆動信号を入力し、該ローライン駆動信号をＬＣＤパネ
ルの各ローラインに順次出力して、該ローライン上のセ
ルを駆動させるロードライバと、を含んで構成される。
１に記載のＬＣＤパネル駆動回路は、ディジタルビデオ
信号、垂直同期信号及び水平同期信号を入力し、前記デ
ィジタルビデオ信号の出力タイミングを制御すると共
に、前記垂直同期信号及び前記水平同期信号に応じてロ
ーライン駆動信号を出力するタイミング制御手段と、該
タイミング制御手段から出力されるディジタルビデオ信
号を入力し、該ディジタルビデオ信号をアナログビデオ
信号に変換して出力する１つのＤ／Ａ変換手段と、ＬＣ
Ｄパネルのカラムラインに対応させて設けられ、前記Ｄ
／Ａ変換手段から出力されるアナログビデオ信号を前記
カラムライン上の各セルに対応したチャネルに順次入力
して保持し、全てのチャネルに対するアナログビデオ信
号の入力が完了すると、保持されたアナログビデオ信号
を前記カラムライン上の各セルに一括して出力する複数
のカラムドライバと、前記水平同期信号に応じて、前記
各カラムドライバを順次選択して動作させるカラムドラ
イバ選択信号を発生し、該カラムドライバ選択信号を対
応するカラムドライバに出力するシーケンス制御手段
と、前記タイミング制御手段から出力されるローライン
駆動信号を入力し、該ローライン駆動信号をＬＣＤパネ
ルの各ローラインに順次出力して、該ローライン上のセ
ルを駆動させるロードライバと、を含んで構成される。
【００１３】かかる構成によれば、ディジタルビデオ信
号がタイミング制御手段に入力されると、そのディジタ
ルビデオ信号はＤ／Ａ変換手段に送られ、また、垂直／
水平同期信号がタイミング制御手段に入力されると、そ
れに応じてローライン駆動信号が発生してロードライバ
に出力される。Ｄ／Ａ変換手段では、ディジタルビデオ
信号がアナログビデオ信号に変換されて、ＬＣＤパネル
のカラムラインに対応させて設けられた各カラムドライ
バに送られる。シーケンス制御手段からのカラムドライ
バ選択信号によって選択されたカラムドライバでは、Ｄ
／Ａ変換手段からのアナログビデオ信号が各チャネルに
順次入力され保持されて、全てのチャネルの入力、保持
が完了すると、保持された各アナログビデオ信号がＬＣ
Ｄパネルのカラムライン上の各セルに一括して出力され
る。そして、タイミング制御手段からのローライン駆動
信号がロードライバを介してＬＣＤパネルの各ローライ
ンに送られることで各セルが駆動されてビデオ信号が出
力される。このような動作が各カラムライン毎に順次行
われることで１つのフレーム画面がＬＣＤパネルに出力
されるようになる。
号がタイミング制御手段に入力されると、そのディジタ
ルビデオ信号はＤ／Ａ変換手段に送られ、また、垂直／
水平同期信号がタイミング制御手段に入力されると、そ
れに応じてローライン駆動信号が発生してロードライバ
に出力される。Ｄ／Ａ変換手段では、ディジタルビデオ
信号がアナログビデオ信号に変換されて、ＬＣＤパネル
のカラムラインに対応させて設けられた各カラムドライ
バに送られる。シーケンス制御手段からのカラムドライ
バ選択信号によって選択されたカラムドライバでは、Ｄ
／Ａ変換手段からのアナログビデオ信号が各チャネルに
順次入力され保持されて、全てのチャネルの入力、保持
が完了すると、保持された各アナログビデオ信号がＬＣ
Ｄパネルのカラムライン上の各セルに一括して出力され
る。そして、タイミング制御手段からのローライン駆動
信号がロードライバを介してＬＣＤパネルの各ローライ
ンに送られることで各セルが駆動されてビデオ信号が出
力される。このような動作が各カラムライン毎に順次行
われることで１つのフレーム画面がＬＣＤパネルに出力
されるようになる。
【００１４】請求項２に記載の発明では、前記Ｄ／Ａ変
換手段が、前記タイミング制御手段から出力されるディ
ジタルビデオ信号を入力してラッチするラッチ部と、該
ラッチ部から出力されるディジタルビデオ信号をアナロ
グビデオ信号に変換して出力するＤ／Ａ変換部と、該Ｄ
／Ａ変換部から出力されるアナログビデオ信号を入力し
一時的に保持して前記各カラムドライバに出力する第１
バッファ部と、を備えるものとする。
換手段が、前記タイミング制御手段から出力されるディ
ジタルビデオ信号を入力してラッチするラッチ部と、該
ラッチ部から出力されるディジタルビデオ信号をアナロ
グビデオ信号に変換して出力するＤ／Ａ変換部と、該Ｄ
／Ａ変換部から出力されるアナログビデオ信号を入力し
一時的に保持して前記各カラムドライバに出力する第１
バッファ部と、を備えるものとする。
【００１５】これにより、タイミング制御手段からのデ
ィジタルビデオ信号は、ラッチ部でラッチされた後に、
Ｄ／Ａ変換部に入力されてアナログビデオ信号に変換さ
れて、第１バッファ部を介して各カラムドライバに出力
されるようになる。更に、請求項３に記載の発明では、
前記補正手段の具体的な構成として、ガンマ補正回路を
用いるものとする。
ィジタルビデオ信号は、ラッチ部でラッチされた後に、
Ｄ／Ａ変換部に入力されてアナログビデオ信号に変換さ
れて、第１バッファ部を介して各カラムドライバに出力
されるようになる。更に、請求項３に記載の発明では、
前記補正手段の具体的な構成として、ガンマ補正回路を
用いるものとする。
【００１６】加えて、請求項４に記載の発明では、前記
シーケンス制御手段が、入力されるクロック信号を計数
し、その計数値が前記各カラムドライバ内のチャネル数
に達すると出力信号を発生する第１カウンタと、該第１
カウンタの出力信号の発生を計数し、その計数値に応じ
て前記カラムドライバ選択信号を発生する第２カウンタ
と、前記第１カウンタのリセット信号を出力する第１論
理素子と、前記第２カウンタのリセット信号を出力する
第２論理素子と、前記第２カウンタの出力信号を入力
し、前記第２カウンタの計数値が前記カラムドライバの
個数に達した後に論理値１の出力信号を発生する第３論
理素子と、を備えるものとする。
シーケンス制御手段が、入力されるクロック信号を計数
し、その計数値が前記各カラムドライバ内のチャネル数
に達すると出力信号を発生する第１カウンタと、該第１
カウンタの出力信号の発生を計数し、その計数値に応じ
て前記カラムドライバ選択信号を発生する第２カウンタ
と、前記第１カウンタのリセット信号を出力する第１論
理素子と、前記第２カウンタのリセット信号を出力する
第２論理素子と、前記第２カウンタの出力信号を入力
し、前記第２カウンタの計数値が前記カラムドライバの
個数に達した後に論理値１の出力信号を発生する第３論
理素子と、を備えるものとする。
【００１７】この構成によれば、各カラムドライバ内の
チャネル数に相当する値が第１カウンタで計数される毎
に、異なるカラムドライバを選択して動作させるカラム
ドライバ選択信号が第２カウンタから出力されるように
なる。また、請求項４に記載の発明の具体的な構成とし
て、請求項５に記載の発明では、前記第１論理素子を、
前記第２カウンタの出力信号、前記第３論理素子の出力
信号及び前記水平同期信号の論理和を演算し、その演算
結果を前記第１カウンタのリセット信号として出力する
ＯＲゲートとするものとし、請求項６に記載の発明で
は、前記第２論理素子を、前記第３論理素子の出力信号
及び前記水平同期信号の論理和を演算し、その演算結果
を前記第２カウンタのリセット信号として出力するＯＲ
ゲートとするものとする。更に、請求項７に記載の発明
では、前記第３論理素子を、前記第２カウンタから出力
される２進論理信号で示されたカラムドライバ選択信号
を入力し、前記第２カウンタの計数値が前記カラムドラ
イバの個数より１つ多いことを示す前記２進論理信号が
入力されたとき論理値１の出力信号を発生するＡＮＤゲ
ートとするものとする。
チャネル数に相当する値が第１カウンタで計数される毎
に、異なるカラムドライバを選択して動作させるカラム
ドライバ選択信号が第２カウンタから出力されるように
なる。また、請求項４に記載の発明の具体的な構成とし
て、請求項５に記載の発明では、前記第１論理素子を、
前記第２カウンタの出力信号、前記第３論理素子の出力
信号及び前記水平同期信号の論理和を演算し、その演算
結果を前記第１カウンタのリセット信号として出力する
ＯＲゲートとするものとし、請求項６に記載の発明で
は、前記第２論理素子を、前記第３論理素子の出力信号
及び前記水平同期信号の論理和を演算し、その演算結果
を前記第２カウンタのリセット信号として出力するＯＲ
ゲートとするものとする。更に、請求項７に記載の発明
では、前記第３論理素子を、前記第２カウンタから出力
される２進論理信号で示されたカラムドライバ選択信号
を入力し、前記第２カウンタの計数値が前記カラムドラ
イバの個数より１つ多いことを示す前記２進論理信号が
入力されたとき論理値１の出力信号を発生するＡＮＤゲ
ートとするものとする。
【００１８】また、請求項８に記載の発明では、前記各
カラムドライバは、前記シーケンス制御手段からのカラ
ムドライバ選択信号が入力されると、前記各チャネルの
動作を制御する制御信号を出力するシフトレジスタ部
と、該シフトレジスタ部からの制御信号に従って、前記
Ｄ／Ａ変換手段から出力されたアナログビデオ信号を前
記各チャネルに入力して保持するサンプル／ホールド部
と、該サンプル／ホールド部の各チャネルからの出力信
号を入力し一時的に保持してＬＣＤパネルに出力する第
２バッファ部と、を備えるものとする。
カラムドライバは、前記シーケンス制御手段からのカラ
ムドライバ選択信号が入力されると、前記各チャネルの
動作を制御する制御信号を出力するシフトレジスタ部
と、該シフトレジスタ部からの制御信号に従って、前記
Ｄ／Ａ変換手段から出力されたアナログビデオ信号を前
記各チャネルに入力して保持するサンプル／ホールド部
と、該サンプル／ホールド部の各チャネルからの出力信
号を入力し一時的に保持してＬＣＤパネルに出力する第
２バッファ部と、を備えるものとする。
【００１９】これにより、カラムドライバ選択信号を受
けた各カラムドライバでは、シフトレジスタ部から出力
される制御信号に基づいて、Ｄ／Ａ変換手段からのアナ
ログビデオ信号がサンプル／ホールド部の各チャネルに
順次入力され保持される。そして、全てのチャネルにア
ナログビデオ信号が入力、保持されると、各チャネルに
保持されたアナログビデオ信号が、第２バッファ部を介
してＬＣＤパネルに出力されるようになる。
けた各カラムドライバでは、シフトレジスタ部から出力
される制御信号に基づいて、Ｄ／Ａ変換手段からのアナ
ログビデオ信号がサンプル／ホールド部の各チャネルに
順次入力され保持される。そして、全てのチャネルにア
ナログビデオ信号が入力、保持されると、各チャネルに
保持されたアナログビデオ信号が、第２バッファ部を介
してＬＣＤパネルに出力されるようになる。
【００２０】上記各カラムドライバの具体的な構成とし
て、請求項９に記載の発明では、前記サンプル／ホール
ド部が、前記各チャネルに対応した複数のサンプル／ホ
ールドモジュールを備え、該各サンプル／ホールドモジ
ュールの出力が前記第２バッファを介して前記ＬＣＤパ
ネルに出力されるものとし、また、請求項１０に記載の
発明では、前記サンプル／ホールド部が、前記シフトレ
ジスタ部から順次出力される制御信号に対応して、３つ
の前記サンプル／ホールドモジュールを単位として順次
動作するものとする。更に、請求項１１に記載の発明で
は、前記各サンプル／ホールドモジュールが、前記Ｄ／
Ａ変換手段から出力されるアナログビデオ信号を入力信
号とし、前記シフトレジスタ部からの制御信号に応じて
入出力動作が制御される第１トランスミッションゲート
と、該第１トランスミッションゲートの出力端子に入力
端子が接続され、前記第２バッファの入力端子に出力端
子が接続され、前記シフトレジスタ部からの出力制御信
号に応じて入出力動作が制御される第２トランスミッシ
ョンゲートと、前記第１、２トランスミッションゲート
の接続点と接地端子との間に介装されたキャパシタとを
備えるようにする。
て、請求項９に記載の発明では、前記サンプル／ホール
ド部が、前記各チャネルに対応した複数のサンプル／ホ
ールドモジュールを備え、該各サンプル／ホールドモジ
ュールの出力が前記第２バッファを介して前記ＬＣＤパ
ネルに出力されるものとし、また、請求項１０に記載の
発明では、前記サンプル／ホールド部が、前記シフトレ
ジスタ部から順次出力される制御信号に対応して、３つ
の前記サンプル／ホールドモジュールを単位として順次
動作するものとする。更に、請求項１１に記載の発明で
は、前記各サンプル／ホールドモジュールが、前記Ｄ／
Ａ変換手段から出力されるアナログビデオ信号を入力信
号とし、前記シフトレジスタ部からの制御信号に応じて
入出力動作が制御される第１トランスミッションゲート
と、該第１トランスミッションゲートの出力端子に入力
端子が接続され、前記第２バッファの入力端子に出力端
子が接続され、前記シフトレジスタ部からの出力制御信
号に応じて入出力動作が制御される第２トランスミッシ
ョンゲートと、前記第１、２トランスミッションゲート
の接続点と接地端子との間に介装されたキャパシタとを
備えるようにする。
【００２１】また、請求項１２に記載の発明では、前記
Ｄ／Ａ変換手段から出力されるアナログビデオ信号の非
線形歪み特性の補正を行う補正手段を備えるものとす
る。この補正手段によって、非線形歪みの低減されたア
ナログビデオ信号が各カラムドライバに送られるように
なる。
Ｄ／Ａ変換手段から出力されるアナログビデオ信号の非
線形歪み特性の補正を行う補正手段を備えるものとす
る。この補正手段によって、非線形歪みの低減されたア
ナログビデオ信号が各カラムドライバに送られるように
なる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本実施形態のＬＣＤパネ
ル駆動回路の構成を示すブロック図である。図１におい
て、本回路は、例えば、ＶＧＡチップ等から送られる
赤、緑、青のディジタルビデオ信号Ｒ，Ｇ，Ｂ、及び垂
直／水平同期信号Ｖ／Ｈ−ＳＹＮＣが入力されるタイミ
ング制御手段としてのタイミング制御回路２１０と、該
タイミング制御回路２１０で出力タイミングが制御され
たディジタルビデオ信号Ｒ，Ｇ，Ｂを入力してＤ／Ａ変
換を行うＤ／Ａ変換手段としてのＤ／Ａ変換ブロック２
２０と、水平同期信号Ｈ−ＳＹＮＣを入力してカラムド
ライバを選択するためのカラムドライバ選択信号を出力
するシーケンス制御手段としてのシーケンス制御回路２
３０と、アナログビデオ信号の非線形歪み特性を補正す
る補正手段としてのガンマ補正回路２４０と、Ｄ／Ａ変
換ブロック２２０からのアナログビデオ信号及びシーケ
ンス制御回路２３０からのカラムドライバ選択信号が入
力される複数のカラムドライバ２５０と、タイミング制
御回路２１０からのセル駆動信号が入力されるロードラ
イバ２６０と、から構成される。また、図中の符号２７
０は、本回路により駆動されるＬＣＤパネルを示す。
に基づいて説明する。図１は、本実施形態のＬＣＤパネ
ル駆動回路の構成を示すブロック図である。図１におい
て、本回路は、例えば、ＶＧＡチップ等から送られる
赤、緑、青のディジタルビデオ信号Ｒ，Ｇ，Ｂ、及び垂
直／水平同期信号Ｖ／Ｈ−ＳＹＮＣが入力されるタイミ
ング制御手段としてのタイミング制御回路２１０と、該
タイミング制御回路２１０で出力タイミングが制御され
たディジタルビデオ信号Ｒ，Ｇ，Ｂを入力してＤ／Ａ変
換を行うＤ／Ａ変換手段としてのＤ／Ａ変換ブロック２
２０と、水平同期信号Ｈ−ＳＹＮＣを入力してカラムド
ライバを選択するためのカラムドライバ選択信号を出力
するシーケンス制御手段としてのシーケンス制御回路２
３０と、アナログビデオ信号の非線形歪み特性を補正す
る補正手段としてのガンマ補正回路２４０と、Ｄ／Ａ変
換ブロック２２０からのアナログビデオ信号及びシーケ
ンス制御回路２３０からのカラムドライバ選択信号が入
力される複数のカラムドライバ２５０と、タイミング制
御回路２１０からのセル駆動信号が入力されるロードラ
イバ２６０と、から構成される。また、図中の符号２７
０は、本回路により駆動されるＬＣＤパネルを示す。
【００２３】タイミング制御回路２１０は、入力された
ディジタルビデオ信号Ｒ，Ｇ，ＢをＤ／Ａ変換ブロック
２２０に出力するタイミングを制御すると共に、垂直／
水平同期信号Ｖ／Ｈ−ＳＹＮＣを基にローライン駆動信
号としてのセル駆動信号を生成してロードライバ２６０
に出力する。Ｄ／Ａ変換ブロック２２０は、図２のブロ
ック図に示すように、タイミング制御回路２１０から出
力されるディジタルビデオ信号Ｒ，Ｇ，Ｂが、ラッチ部
としてのラッチ２２１を介して、Ｄ／Ａ変換部としての
Ｄ／Ａ変換回路２２２に伝達され、Ｄ／Ａ変換回路２２
２から出力されるアナログビデオ信号Ｒ，Ｇ，Ｂが、第
１バッファ部としてのバッファ２２３を介して各カラム
ドライバ２５０に出力される。
ディジタルビデオ信号Ｒ，Ｇ，ＢをＤ／Ａ変換ブロック
２２０に出力するタイミングを制御すると共に、垂直／
水平同期信号Ｖ／Ｈ−ＳＹＮＣを基にローライン駆動信
号としてのセル駆動信号を生成してロードライバ２６０
に出力する。Ｄ／Ａ変換ブロック２２０は、図２のブロ
ック図に示すように、タイミング制御回路２１０から出
力されるディジタルビデオ信号Ｒ，Ｇ，Ｂが、ラッチ部
としてのラッチ２２１を介して、Ｄ／Ａ変換部としての
Ｄ／Ａ変換回路２２２に伝達され、Ｄ／Ａ変換回路２２
２から出力されるアナログビデオ信号Ｒ，Ｇ，Ｂが、第
１バッファ部としてのバッファ２２３を介して各カラム
ドライバ２５０に出力される。
【００２４】シーケンス制御回路２３０は、図３の回路
図に示すように、クロックパルス信号が第１カウンタＵ
１に入力され、該第１カウンタＵ１の出力信号が第２カ
ウンタＵ２に入力されるように連結される。第３論理素
子Ｇ３には第２カウンタＵ２の出力信号が入力されて、
１又は０の２進数で表した論理積演算値を出力する。第
１論理素子Ｇ１には第１カウンタＵ１の出力信号と第３
論理素子Ｇ３の出力信号と水平同期信号Ｈ−ＳＹＮＣと
が入力されて、その論理和を示す出力信号が第１カウン
タＵ１のリセット信号として入力される。第２論理素子
Ｇ２には第３論理素子Ｇ３の出力信号と水平同期信号Ｈ
−ＳＹＮＣが入力されて、その論理和を示す出力信号が
第２カウンタＵ２のリセット信号として入力される。
図に示すように、クロックパルス信号が第１カウンタＵ
１に入力され、該第１カウンタＵ１の出力信号が第２カ
ウンタＵ２に入力されるように連結される。第３論理素
子Ｇ３には第２カウンタＵ２の出力信号が入力されて、
１又は０の２進数で表した論理積演算値を出力する。第
１論理素子Ｇ１には第１カウンタＵ１の出力信号と第３
論理素子Ｇ３の出力信号と水平同期信号Ｈ−ＳＹＮＣと
が入力されて、その論理和を示す出力信号が第１カウン
タＵ１のリセット信号として入力される。第２論理素子
Ｇ２には第３論理素子Ｇ３の出力信号と水平同期信号Ｈ
−ＳＹＮＣが入力されて、その論理和を示す出力信号が
第２カウンタＵ２のリセット信号として入力される。
【００２５】各カラムドライバ２５０は、図４のブロッ
ク図に示すように、シーケンス制御回路２３０からのカ
ラムドライバ選択信号を受けるシフトレジスタ部として
のシフトレジスタ２５１から出力される制御信号が、サ
ンプル／ホールド部としてのサンプル／ホールド回路２
５２に入力され、サンプル／ホールド回路２５２の出力
信号は、第２バッファ部としてのバッファ２５３を介し
てＬＣＤパネル２７０に伝達される。
ク図に示すように、シーケンス制御回路２３０からのカ
ラムドライバ選択信号を受けるシフトレジスタ部として
のシフトレジスタ２５１から出力される制御信号が、サ
ンプル／ホールド部としてのサンプル／ホールド回路２
５２に入力され、サンプル／ホールド回路２５２の出力
信号は、第２バッファ部としてのバッファ２５３を介し
てＬＣＤパネル２７０に伝達される。
【００２６】サンプル／ホールド回路２５２は、図５の
回路図に示すように、ｎ個のサンプル／ホールドモジュ
ール２５２’が備えられ、シフトレジスタ２５１から出
力される１つの制御信号が３つのサンプル／ホールドモ
ジュール２５２’に入力されるように連結される。ま
た、各サンプル／ホールドモジュール２５２’は、第１
トランスミッションゲートＴＧ１にアナログビデオ信号
が入力されて、シフトレジスタ２５１からの制御信号に
応じてサンプリングし、第１トランスミッションゲート
ＴＧ１の出力端には、互いに並列な第２トランスミッシ
ョンゲートＴＧ２とキャパシタＣが連結され、出力制御
信号によって制御される第２トランスミッションゲート
ＴＧ２の各出力は、バッファ２５３にそれぞれ連結され
る。
回路図に示すように、ｎ個のサンプル／ホールドモジュ
ール２５２’が備えられ、シフトレジスタ２５１から出
力される１つの制御信号が３つのサンプル／ホールドモ
ジュール２５２’に入力されるように連結される。ま
た、各サンプル／ホールドモジュール２５２’は、第１
トランスミッションゲートＴＧ１にアナログビデオ信号
が入力されて、シフトレジスタ２５１からの制御信号に
応じてサンプリングし、第１トランスミッションゲート
ＴＧ１の出力端には、互いに並列な第２トランスミッシ
ョンゲートＴＧ２とキャパシタＣが連結され、出力制御
信号によって制御される第２トランスミッションゲート
ＴＧ２の各出力は、バッファ２５３にそれぞれ連結され
る。
【００２７】次に、上記のように構成された本実施形態
の動作について説明する。タイミング制御回路２１０に
ディジタルビデオ信号Ｒ，Ｇ，Ｂと垂直／水平同期信号
Ｖ／Ｈ−ＳＹＮＣが入力されると、垂直／水平同期信号
Ｖ／Ｈ−ＳＹＮＣに応じてセル駆動信号がロードライバ
２６０に伝達され、ディジタルビデオ信号はＤ／Ａ変換
ブロック２２０に伝達される。
の動作について説明する。タイミング制御回路２１０に
ディジタルビデオ信号Ｒ，Ｇ，Ｂと垂直／水平同期信号
Ｖ／Ｈ−ＳＹＮＣが入力されると、垂直／水平同期信号
Ｖ／Ｈ−ＳＹＮＣに応じてセル駆動信号がロードライバ
２６０に伝達され、ディジタルビデオ信号はＤ／Ａ変換
ブロック２２０に伝達される。
【００２８】Ｄ／Ａ変換ブロック２２０に伝達されたデ
ィジタルビデオ信号Ｒ，Ｇ，Ｂは、Ｄ／Ａ変換回路２２
２によってアナログ信号に変換されてバッファ２２３を
介してカラムドライバ２５０に伝達される。このときガ
ンマ補正回路２４０によって、アナログビデオ信号の非
線形歪み特性が補正される。また、シーケンス制御回路
２３０では、第１カウンタＵ１が、１つのカラムドライ
バ２５０で構成されるチャネルの数（サンプル／ホール
ドモジュール２５２’の数）までクロック信号をカウン
トして、その１周期のカウントが完了すると、第２カウ
ンタＵ２に論理値１の信号を伝達すると共に、第１論理
素子Ｇ１を介して第１カウンタＵ１のリセット端子に信
号が印加されて、第１カウンタＵ１がリセットされる。
そして、第２カウンタＵ２は、第１カウンタＵ１から伝
達される信号をカウントして、各カウント毎にカラムド
ライバ選択信号を出力する。第２カウンタＵ２の計数値
がカラムドライバ２５０の数に達すると、第２カウンタ
Ｕ２の出力信号に基づく第３論理素子Ｇ３の入力値が全
て論理値１となり、第３論理素子Ｇ３が論理値１の信号
を出力する。この第３論理素子Ｇ３から出力された論理
値１の信号が第１，２論理素子Ｇ１，Ｇ２に入力される
と、ＯＲゲートである各第１，２論理素子Ｇ１，Ｇ２も
論理値１の信号を出力し、この論理値１の信号が第１，
２カウンタＵ１，Ｕ２のリセット端子に入力することに
より、第１，２カウンタＵ１，Ｕ２がリセットされる。
ィジタルビデオ信号Ｒ，Ｇ，Ｂは、Ｄ／Ａ変換回路２２
２によってアナログ信号に変換されてバッファ２２３を
介してカラムドライバ２５０に伝達される。このときガ
ンマ補正回路２４０によって、アナログビデオ信号の非
線形歪み特性が補正される。また、シーケンス制御回路
２３０では、第１カウンタＵ１が、１つのカラムドライ
バ２５０で構成されるチャネルの数（サンプル／ホール
ドモジュール２５２’の数）までクロック信号をカウン
トして、その１周期のカウントが完了すると、第２カウ
ンタＵ２に論理値１の信号を伝達すると共に、第１論理
素子Ｇ１を介して第１カウンタＵ１のリセット端子に信
号が印加されて、第１カウンタＵ１がリセットされる。
そして、第２カウンタＵ２は、第１カウンタＵ１から伝
達される信号をカウントして、各カウント毎にカラムド
ライバ選択信号を出力する。第２カウンタＵ２の計数値
がカラムドライバ２５０の数に達すると、第２カウンタ
Ｕ２の出力信号に基づく第３論理素子Ｇ３の入力値が全
て論理値１となり、第３論理素子Ｇ３が論理値１の信号
を出力する。この第３論理素子Ｇ３から出力された論理
値１の信号が第１，２論理素子Ｇ１，Ｇ２に入力される
と、ＯＲゲートである各第１，２論理素子Ｇ１，Ｇ２も
論理値１の信号を出力し、この論理値１の信号が第１，
２カウンタＵ１，Ｕ２のリセット端子に入力することに
より、第１，２カウンタＵ１，Ｕ２がリセットされる。
【００２９】一例として、カラムドライバ２５０の数が
１０個である場合には、第２カウンタＵ２から１０進数
で１１の２進コードである‘１０１１’が出力され、最
上位ビットから２番目のビットである‘０’が反転され
て第３論理素子Ｇ３に入力されることにより、第３論理
素子Ｇ３の出力が論理値１になって第１カウンタＵ１と
第２カウンタＵ２をリセットする。なお、第３論理素子
Ｇ３の入力信号の制御（どの入力信号を反転させるか）
は、カラムドライバ２５０の数に応じて決定されるもの
である。
１０個である場合には、第２カウンタＵ２から１０進数
で１１の２進コードである‘１０１１’が出力され、最
上位ビットから２番目のビットである‘０’が反転され
て第３論理素子Ｇ３に入力されることにより、第３論理
素子Ｇ３の出力が論理値１になって第１カウンタＵ１と
第２カウンタＵ２をリセットする。なお、第３論理素子
Ｇ３の入力信号の制御（どの入力信号を反転させるか）
は、カラムドライバ２５０の数に応じて決定されるもの
である。
【００３０】したがって、第２カウンタＵ２から出力さ
れるカラムドライバ選択信号によって、例えば、１番目
のカラムドライバ２５０が選ばれると、第１カウンタＵ
１のカウンタ動作が行われる間、第２カウンタＵ２によ
って選ばれたカラムドライバ２５０が駆動され、他のカ
ラムドライバ２５０は駆動されない。第１カウンタＵ１
での１周期のカウント動作が完了して、第２カウンタＵ
２の出力データ（カラムドライバ選択信号）が２番目の
カラムドライバ２５０を選択させるものに変ると、１番
目のカラムドライバ２５０は動作を停止し、２番目のカ
ラムドライバ２５０が選択されて第１カウンタＵ１が次
の１周期のカウント動作を行う間、２番目のカラムドラ
イバ２５０が駆動される。このような動作が順次行われ
ることで、備えられている全てのカラムドライバ２５０
が選ばれて駆動される。
れるカラムドライバ選択信号によって、例えば、１番目
のカラムドライバ２５０が選ばれると、第１カウンタＵ
１のカウンタ動作が行われる間、第２カウンタＵ２によ
って選ばれたカラムドライバ２５０が駆動され、他のカ
ラムドライバ２５０は駆動されない。第１カウンタＵ１
での１周期のカウント動作が完了して、第２カウンタＵ
２の出力データ（カラムドライバ選択信号）が２番目の
カラムドライバ２５０を選択させるものに変ると、１番
目のカラムドライバ２５０は動作を停止し、２番目のカ
ラムドライバ２５０が選択されて第１カウンタＵ１が次
の１周期のカウント動作を行う間、２番目のカラムドラ
イバ２５０が駆動される。このような動作が順次行われ
ることで、備えられている全てのカラムドライバ２５０
が選ばれて駆動される。
【００３１】カラムドライバ選択信号によって選択され
たカラムドライバ２５０の動作については、カラムドラ
イバ選択信号がシフトレジスタ２５１に入力されると、
シフトレジスタ２５１は第１制御信号〜第ｎ／３制御信
号をサンプル／ホールド回路２５２に順次出力し、各制
御信号が入力されるサンプル／ホールドモージュル２５
２’が順次動作を行うようになる。
たカラムドライバ２５０の動作については、カラムドラ
イバ選択信号がシフトレジスタ２５１に入力されると、
シフトレジスタ２５１は第１制御信号〜第ｎ／３制御信
号をサンプル／ホールド回路２５２に順次出力し、各制
御信号が入力されるサンプル／ホールドモージュル２５
２’が順次動作を行うようになる。
【００３２】具体的には、シフトレジスタ２５１から第
１制御信号が出力されると、第１制御信号の伝送路に連
結された初めの３つのサンプル／ホールドモジュール２
５２’の各第１トランスミッションゲートＴＧ１がオー
プンされて、３つのサンプル／ホールドモジュール２５
２’にアナログビデオ信号Ｒ，Ｇ，Ｂがそれぞれ入力さ
れた後、第１トランスミッションゲートＴＧ１の出力に
連結されたキャパシタＣが充電される。次に、シフトレ
ジスタ２５１から第２制御信号が出力されると、第２制
御信号が入力される次の３つのサンプル／ホールドモジ
ュール２５２’の各第１トランスミッションゲートＴＧ
１がオープンされて、選択された３つのサンプル／ホー
ルドモジュール２５２’にビデオ信号Ｒ，Ｇ，Ｂがそれ
ぞれ入力され、第１トランスミッションゲートＴＧ１の
出力に連結されたキャパシタＣが充電される。
１制御信号が出力されると、第１制御信号の伝送路に連
結された初めの３つのサンプル／ホールドモジュール２
５２’の各第１トランスミッションゲートＴＧ１がオー
プンされて、３つのサンプル／ホールドモジュール２５
２’にアナログビデオ信号Ｒ，Ｇ，Ｂがそれぞれ入力さ
れた後、第１トランスミッションゲートＴＧ１の出力に
連結されたキャパシタＣが充電される。次に、シフトレ
ジスタ２５１から第２制御信号が出力されると、第２制
御信号が入力される次の３つのサンプル／ホールドモジ
ュール２５２’の各第１トランスミッションゲートＴＧ
１がオープンされて、選択された３つのサンプル／ホー
ルドモジュール２５２’にビデオ信号Ｒ，Ｇ，Ｂがそれ
ぞれ入力され、第１トランスミッションゲートＴＧ１の
出力に連結されたキャパシタＣが充電される。
【００３３】次に、選択されたカラムドライバ２５０内
の全てのサンプル／ホールドモジュール２５２’の充電
が完了すると、シフトレジスタ２５１からの出力制御信
号によって各サンプル／ホールドモジュール２５２’の
第２トランスミッションゲートＴＧ２がオープンされて
キャパシタＣに充電されているビデオ信号が、バッファ
２５３を通してＬＣＤパネル２７０の水平ラインを構成
するそれぞれのセルに伝達される。
の全てのサンプル／ホールドモジュール２５２’の充電
が完了すると、シフトレジスタ２５１からの出力制御信
号によって各サンプル／ホールドモジュール２５２’の
第２トランスミッションゲートＴＧ２がオープンされて
キャパシタＣに充電されているビデオ信号が、バッファ
２５３を通してＬＣＤパネル２７０の水平ラインを構成
するそれぞれのセルに伝達される。
【００３４】ＬＣＤパネル２７０の水平ラインのセルへ
のビデオ信号の伝達が完了すると、ビデオ信号が伝達さ
れた水平ラインのセルを駆動するセル駆動信号がタイミ
ング制御回路２１０からロードライバ２６０を介して送
られ、このセル駆動信号により駆動された各セルにビデ
オ信号が出力される。以降、上記と同様にして水平ライ
ンのビデオ信号出力が順次進められて、ＬＣＤパネル２
７０の全てのセルが駆動されることにより、１つのフレ
ーム画面が構成される。
のビデオ信号の伝達が完了すると、ビデオ信号が伝達さ
れた水平ラインのセルを駆動するセル駆動信号がタイミ
ング制御回路２１０からロードライバ２６０を介して送
られ、このセル駆動信号により駆動された各セルにビデ
オ信号が出力される。以降、上記と同様にして水平ライ
ンのビデオ信号出力が順次進められて、ＬＣＤパネル２
７０の全てのセルが駆動されることにより、１つのフレ
ーム画面が構成される。
【００３５】上述のように本実施形態によれば、１つの
Ｄ／Ａ変換ブロック２２０でディジタルビデオ信号をア
ナログビデオ信号に変換した後に各カラムドライバ２５
０に伝達するようにしたことで、従来、カラムドライバ
毎に設けていたＤ／Ａ変換回路の数を１つに減らすこと
ができる。また、バスラインの数についてもＤ／Ａ変換
ブロック２２０から出力されるアナログビデオ信号Ｒ，
Ｇ，Ｂを伝達するための３つのバスラインだけで十分に
なる。このため、回路全体のレイアウト面積及び消費電
力を大幅に削減できると共に、回路設計作業が容易にな
るので回路設計にかかる作業時間を短縮できる。したが
って、ＬＣＤパネルのコストの低減を図ることが可能で
ある。
Ｄ／Ａ変換ブロック２２０でディジタルビデオ信号をア
ナログビデオ信号に変換した後に各カラムドライバ２５
０に伝達するようにしたことで、従来、カラムドライバ
毎に設けていたＤ／Ａ変換回路の数を１つに減らすこと
ができる。また、バスラインの数についてもＤ／Ａ変換
ブロック２２０から出力されるアナログビデオ信号Ｒ，
Ｇ，Ｂを伝達するための３つのバスラインだけで十分に
なる。このため、回路全体のレイアウト面積及び消費電
力を大幅に削減できると共に、回路設計作業が容易にな
るので回路設計にかかる作業時間を短縮できる。したが
って、ＬＣＤパネルのコストの低減を図ることが可能で
ある。
【００３６】
【発明の効果】以上説明したように、本発明の請求項１
〜１１のいずれか１つに記載の発明は、入力されるディ
ジタルビデオ信号を１つのＤ／Ａ変換手段を利用してア
ナログビデオ信号にＤ／Ａ変換した後に各カラムドライ
バに伝達するようにしたことによって、従来、それぞれ
のカラムドライバ毎に備えていたＤ／Ａ変換手段の数を
１つに減らし、更に、バスラインの数もＤ／Ａ変換手段
から出力されるアナログビデオ信号を伝達するための３
つのバスラインだけで十分になるため、回路全体のレイ
アウト面積及び消費電力を大幅に削減できると共に、回
路設計作業が容易になるので回路設計にかかる作業時間
を短縮できて、ＬＣＤパネルを低コストにできる効果を
有する。
〜１１のいずれか１つに記載の発明は、入力されるディ
ジタルビデオ信号を１つのＤ／Ａ変換手段を利用してア
ナログビデオ信号にＤ／Ａ変換した後に各カラムドライ
バに伝達するようにしたことによって、従来、それぞれ
のカラムドライバ毎に備えていたＤ／Ａ変換手段の数を
１つに減らし、更に、バスラインの数もＤ／Ａ変換手段
から出力されるアナログビデオ信号を伝達するための３
つのバスラインだけで十分になるため、回路全体のレイ
アウト面積及び消費電力を大幅に削減できると共に、回
路設計作業が容易になるので回路設計にかかる作業時間
を短縮できて、ＬＣＤパネルを低コストにできる効果を
有する。
【図１】本発明の実施形態のＬＣＤパネル駆動回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】同上実施形態のＤ／Ａ変換ブロックの構成を示
すブロック図である。
すブロック図である。
【図３】同上実施形態のシーケンス制御回路の構成を示
すブロック図である。
すブロック図である。
【図４】同上実施形態のカラムドライバの構成を示すブ
ロック図である。
ロック図である。
【図５】同上実施形態のサンプル／ホールド回路の構成
を示す回路図である。
を示す回路図である。
【図６】従来のＬＣＤパネル駆動回路の構成を示すブロ
ック図である。
ック図である。
【図７】従来のカラムドライバの構成を示すブロック図
である。
である。
２１０ タイミング制御回路 ２２０ Ｄ／Ａ変換ブロック ２３０ シーケンス制御回路 ２４０ ガンマ補正回路 ２５０ カラムドライバ ２６０ ロードライバ ２７０ ＬＣＤパネル ２２１ ラッチ ２２２ Ｄ／Ａ変換回路 ２２３，２５３ バッファ ２５１ シフトレジスタ ２５２ サンプル／ホールド回路 ２５２’ サンプル／ホールドモジュール Ｇ１，Ｇ２，Ｇ３ 論理素子 Ｕ１，Ｕ２ カウンタ ＴＧ１，ＴＧ２ トランスミッションゲート Ｃ キャパシタ
Claims (12)
- 【請求項１】ディジタルビデオ信号、垂直同期信号及び
水平同期信号を入力し、前記ディジタルビデオ信号の出
力タイミングを制御すると共に、前記垂直同期信号及び
前記水平同期信号に応じてローライン駆動信号を出力す
るタイミング制御手段と、 該タイミング制御手段から出力されるディジタルビデオ
信号を入力し、該ディジタルビデオ信号をアナログビデ
オ信号に変換して出力する１つのＤ／Ａ変換手段と、 ＬＣＤパネルのカラムラインに対応させて設けられ、前
記Ｄ／Ａ変換手段から出力されるアナログビデオ信号を
前記カラムライン上の各セルに対応したチャネルに順次
入力して保持し、全てのチャネルに対するアナログビデ
オ信号の入力が完了すると、保持されたアナログビデオ
信号を前記カラムライン上の各セルに一括して出力する
複数のカラムドライバと、 前記水平同期信号に応じて、前記各カラムドライバを順
次選択して動作させるカラムドライバ選択信号を発生
し、該カラムドライバ選択信号を対応するカラムドライ
バに出力するシーケンス制御手段と、 前記タイミング制御手段から出力されるローライン駆動
信号を入力し、該ローライン駆動信号をＬＣＤパネルの
各ローラインに順次出力して、該ローライン上のセルを
駆動させるロードライバと、 を含んで構成されたことを特徴とするＬＣＤパネル駆動
回路。 - 【請求項２】前記Ｄ／Ａ変換手段は、 前記タイミング制御手段から出力されるディジタルビデ
オ信号を入力してラッチするラッチ部と、 該ラッチ部から出力されるディジタルビデオ信号をアナ
ログビデオ信号に変換して出力するＤ／Ａ変換部と、 該Ｄ／Ａ変換部から出力されるアナログビデオ信号を入
力し一時的に保持して前記各カラムドライバに出力する
第１バッファ部と、 を備えたことを特徴とする請求項１記載のＬＣＤパネル
駆動回路。 - 【請求項３】前記補正手段は、ガンマ補正回路で構成さ
れたことを特徴とする請求項１又は２記載のＬＣＤパネ
ル駆動回路。 - 【請求項４】前記シーケンス制御手段は、 入力されるクロック信号を計数し、その計数値が前記各
カラムドライバ内のチャネル数に達すると出力信号を発
生する第１カウンタと、 該第１カウンタの出力信号の発生を計数し、その計数値
に応じて前記カラムドライバ選択信号を発生する第２カ
ウンタと、 前記第１カウンタのリセット信号を出力する第１論理素
子と、 前記第２カウンタのリセット信号を出力する第２論理素
子と、 前記第２カウンタの出力信号を入力し、前記第２カウン
タの計数値が前記カラムドライバの個数に達した後に論
理値１の出力信号を発生する第３論理素子と、 を備えたことを特徴とする請求項１〜３のいずれか１つ
に記載のＬＣＤパネル駆動回路。 - 【請求項５】前記第１論理素子は、前記第２カウンタの
出力信号、前記第３論理素子の出力信号及び前記水平同
期信号の論理和を演算し、その演算結果を前記第１カウ
ンタのリセット信号として出力するＯＲゲートであるこ
とを特徴とする請求項４記載のＬＣＤパネル駆動回路。 - 【請求項６】前記第２論理素子は、前記第３論理素子の
出力信号及び前記水平同期信号の論理和を演算し、その
演算結果を前記第２カウンタのリセット信号として出力
するＯＲゲートであることを特徴とする請求項４又は５
記載のＬＣＤパネル駆動回路。 - 【請求項７】前記第３論理素子は、前記第２カウンタか
ら出力される２進論理信号で示されたカラムドライバ選
択信号を入力し、前記第２カウンタの計数値が前記カラ
ムドライバの個数より１つ多いことを示す前記２進論理
信号が入力されたとき論理値１の出力信号を発生するＡ
ＮＤゲートであることを特徴とする請求項４〜６のいず
れか１つに記載のＬＣＤパネル駆動回路。 - 【請求項８】前記各カラムドライバは、 前記シーケンス制御手段からのカラムドライバ選択信号
が入力されると、前記各チャネルの動作を制御する制御
信号を出力するシフトレジスタ部と、 該シフトレジスタ部からの制御信号に従って、前記Ｄ／
Ａ変換手段から出力されたアナログビデオ信号を前記各
チャネルに入力して保持するサンプル／ホールド部と、 該サンプル／ホールド部の各チャネルからの出力信号を
入力し一時的に保持してＬＣＤパネルに出力する第２バ
ッファ部と、 を備えたことを特徴とする請求項１〜７のいずれか１つ
に記載のＬＣＤパネル駆動回路。 - 【請求項９】前記サンプル／ホールド部は、前記各チャ
ネルに対応した複数のサンプル／ホールドモジュールを
備え、該各サンプル／ホールドモジュールの出力が前記
第２バッファを介して前記ＬＣＤパネルに出力されるこ
とを特徴とする請求項８記載のＬＣＤパネル駆動回路。 - 【請求項１０】前記サンプル／ホールド部は、前記シフ
トレジスタ部から順次出力される制御信号に対応して、
３つの前記サンプル／ホールドモジュールを単位として
順次動作することを特徴とする請求項９記載のＬＣＤパ
ネル駆動回路。 - 【請求項１１】前記各サンプル／ホールドモジュール
は、 前記Ｄ／Ａ変換手段から出力されるアナログビデオ信号
を入力信号とし、前記シフトレジスタ部からの制御信号
に応じて入出力動作が制御される第１トランスミッショ
ンゲートと、 該第１トランスミッションゲートの出力端子に入力端子
が接続され、前記第２バッファの入力端子に出力端子が
接続され、前記シフトレジスタ部からの出力制御信号に
応じて入出力動作が制御される第２トランスミッション
ゲートと、 前記第１、２トランスミッションゲートの接続点と接地
端子との間に介装されたキャパシタと、 を備えたことを特徴とする請求項９又は１０記載のＬＣ
Ｄパネル駆動回路。 - 【請求項１２】前記Ｄ／Ａ変換手段から出力されるアナ
ログビデオ信号の非線形歪み特性の補正を行う補正手段
を備えたことを特徴とする請求項１〜１１のいずれか１
つに記載のＬＣＤパネル駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040147A KR100202171B1 (ko) | 1996-09-16 | 1996-09-16 | 엘씨디 패널 구동 회로 |
| KR40147/1996 | 1996-09-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105134A true JPH10105134A (ja) | 1998-04-24 |
Family
ID=19473901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250241A Pending JPH10105134A (ja) | 1996-09-16 | 1997-09-16 | Ｌｃｄパネル駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6061046A (ja) |
| JP (1) | JPH10105134A (ja) |
| KR (1) | KR100202171B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000152130A (ja) * | 1998-11-07 | 2000-05-30 | Samsung Electronics Co Ltd | 平板ディスプレイシステム，平板ディスプレイシステムの画像信号インタ―フェ―ス装置及びその方法 |
| US6961054B2 (en) | 2001-05-24 | 2005-11-01 | Sanyo Electric Co., Ltd. | Driving circuit and display comprising the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394067B1 (ko) * | 1996-12-10 | 2003-11-01 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치의 데이터 구동회로 |
| CN1145064C (zh) * | 1997-04-18 | 2004-04-07 | 精工爱普生株式会社 | 电光装置及其驱动电路、驱动方法和相关电子设备 |
| JPH11143379A (ja) * | 1997-09-03 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 半導体表示装置補正システムおよび半導体表示装置の補正方法 |
| JPH11288241A (ja) * | 1998-04-02 | 1999-10-19 | Hitachi Ltd | ガンマ補正回路 |
| US6940496B1 (en) * | 1998-06-04 | 2005-09-06 | Silicon, Image, Inc. | Display module driving system and digital to analog converter for driving display |
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| KR100670136B1 (ko) | 2004-10-08 | 2007-01-16 | 삼성에스디아이 주식회사 | 데이터 구동장치 및 이를 이용한 발광 표시 장치 |
| KR100611508B1 (ko) | 2005-01-31 | 2006-08-11 | 삼성전자주식회사 | 채널을 분리하여 출력하는 디스플레이 구동 회로,디스플레이 구동 방법 및 전류 샘플/홀드 회로 |
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| KR102307409B1 (ko) * | 2014-02-05 | 2021-09-29 | 코핀 코포레이션 | 마이크로 디스플레이 디바이스를 위한 컬럼 버스 구동 방법 |
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-
1996
- 1996-09-16 KR KR1019960040147A patent/KR100202171B1/ko not_active Expired - Lifetime
-
1997
- 1997-09-15 US US08/929,791 patent/US6061046A/en not_active Expired - Lifetime
- 1997-09-16 JP JP9250241A patent/JPH10105134A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980021332A (ko) | 1998-06-25 |
| US6061046A (en) | 2000-05-09 |
| KR100202171B1 (ko) | 1999-06-15 |
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