JPH06222982A - オフセット合計を計算するデータ処理システムとその方法 - Google Patents
オフセット合計を計算するデータ処理システムとその方法Info
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- JPH06222982A JPH06222982A JP5288806A JP28880693A JPH06222982A JP H06222982 A JPH06222982 A JP H06222982A JP 5288806 A JP5288806 A JP 5288806A JP 28880693 A JP28880693 A JP 28880693A JP H06222982 A JPH06222982 A JP H06222982A
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- Computing Systems (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 プログラミングメモリを演算せずに、オフセ
ット合計を計算する。 【構成】 データ処理システム１０は２の累乗のバイト
境界を用いて、インデックス・アドレッシング，オート
インクリメント及びオートデクリメントを実行する。例
えば、５ビット・オフセットによって、ユーザは、１テ
ーブルのデータの中を、前方又は後方に１６バイト進む
ことができる。実行する演算を指定する命令，ポインタ
・レジスタ５８，６０及びオフセット値が実行装置１４
に与えられる。ポインタ・レジスタ５８，６０は、第１
アドレス値を格納し、オフセット値は、符号及び絶対値
を有する。論理演算装置（ＡＬＵ）５２は、オフセット
値の符号を反転して反転符号値を提供する。複数の加算
器１００，１０２，１０４，１０６，１０８は、オフセ
ット値，第１アドレス値，及び反転符号値を加算して、
オフセット合計を生成する。正のオフセット値が１増加
して、２の累乗の対称的なオフセット範囲を生成する。
ット合計を計算する。 【構成】 データ処理システム１０は２の累乗のバイト
境界を用いて、インデックス・アドレッシング，オート
インクリメント及びオートデクリメントを実行する。例
えば、５ビット・オフセットによって、ユーザは、１テ
ーブルのデータの中を、前方又は後方に１６バイト進む
ことができる。実行する演算を指定する命令，ポインタ
・レジスタ５８，６０及びオフセット値が実行装置１４
に与えられる。ポインタ・レジスタ５８，６０は、第１
アドレス値を格納し、オフセット値は、符号及び絶対値
を有する。論理演算装置（ＡＬＵ）５２は、オフセット
値の符号を反転して反転符号値を提供する。複数の加算
器１００，１０２，１０４，１０６，１０８は、オフセ
ット値，第１アドレス値，及び反転符号値を加算して、
オフセット合計を生成する。正のオフセット値が１増加
して、２の累乗の対称的なオフセット範囲を生成する。
Description
【０００１】
【産業上の利用分野】本発明は一般にデータ処理システ
ムに関し、具体的にはデータ処理システムにおけるオフ
セットの計算に関する。
ムに関し、具体的にはデータ処理システムにおけるオフ
セットの計算に関する。
【０００２】
【従来の技術】マイクロコントローラおよびマイクロプ
ロセッサの動作中、よりフレキシビリティを与えるため
に多種多様なアドレス指定方式が開発されている。たと
えばインデックス・アドレッシングは、プログラマが一
つのテーブルまたはアレイの各要素にもっと簡単にアク
セスできるようにするために開発された。一般にインデ
ックス・アドレッシングでは、データ処理装置のＣＰＵ
は、一つの命令と共に供給されるオフセットにインデッ
クス・レジスタの内容を加算して有効アドレスを形成す
る。ある種の実施形態では、インデックス・レジスタ以
外にポインタ・レジスタを使用してもよい。
ロセッサの動作中、よりフレキシビリティを与えるため
に多種多様なアドレス指定方式が開発されている。たと
えばインデックス・アドレッシングは、プログラマが一
つのテーブルまたはアレイの各要素にもっと簡単にアク
セスできるようにするために開発された。一般にインデ
ックス・アドレッシングでは、データ処理装置のＣＰＵ
は、一つの命令と共に供給されるオフセットにインデッ
クス・レジスタの内容を加算して有効アドレスを形成す
る。ある種の実施形態では、インデックス・レジスタ以
外にポインタ・レジスタを使用してもよい。
【０００３】モトローラ社ＭＣ６８０９マイクロプロセ
ッサでは、インデックス・アドレッシングは、定オフセ
ット・モードを含めるよう拡張された。ＭＣ６８０９マ
イクロプロセッサはテキサス州オースティンのモトロー
ラ社が市販している。定オフセット動作モードでは、２
の補数形式のオフセットが複数のポインタ・レジスタの
中の一つの内容に加算されて有効アドレスを形成する。
５ビット（−１６から＋１５），８ビット（−１２８か
ら＋１２７）および１６ビット（−３２７６８から＋３
２７６７）のオフセット・サイズが使用できる。またノ
ー・オフセットも指定できる。５ビットのオフセット値
は一つのポストバイトの中に入れられている。ポストバ
イトは、オペランドの後に含まれているバイトで、一般
には５ビット・オフセット値の他に、実行する演算の種
類とポインタ・レジスタを示す符号化情報を含んでい
る。実行する演算の種類およびポインタ・レジスタもこ
のポストバイトの中で指定しなければならないので、オ
フセット値は通常、最大値が５ビットに限定されてい
る。８ビットおよび１６ビットのオフセット値は、ポス
トバイトのすぐ後のバイトの中に入れられている。
ッサでは、インデックス・アドレッシングは、定オフセ
ット・モードを含めるよう拡張された。ＭＣ６８０９マ
イクロプロセッサはテキサス州オースティンのモトロー
ラ社が市販している。定オフセット動作モードでは、２
の補数形式のオフセットが複数のポインタ・レジスタの
中の一つの内容に加算されて有効アドレスを形成する。
５ビット（−１６から＋１５），８ビット（−１２８か
ら＋１２７）および１６ビット（−３２７６８から＋３
２７６７）のオフセット・サイズが使用できる。またノ
ー・オフセットも指定できる。５ビットのオフセット値
は一つのポストバイトの中に入れられている。ポストバ
イトは、オペランドの後に含まれているバイトで、一般
には５ビット・オフセット値の他に、実行する演算の種
類とポインタ・レジスタを示す符号化情報を含んでい
る。実行する演算の種類およびポインタ・レジスタもこ
のポストバイトの中で指定しなければならないので、オ
フセット値は通常、最大値が５ビットに限定されてい
る。８ビットおよび１６ビットのオフセット値は、ポス
トバイトのすぐ後のバイトの中に入れられている。
【０００４】アキュムレータ・オフセット動作モード
も、マイクロコントローラおよびマイクロプロセッサで
実行できる。アキュムレータ・オフセット動作モードで
は、ポインタ・レジスタの内容が、アキュムレータの中
に入っているオフセット値に加算されて、有効アドレス
を形成する。
も、マイクロコントローラおよびマイクロプロセッサで
実行できる。アキュムレータ・オフセット動作モードで
は、ポインタ・レジスタの内容が、アキュムレータの中
に入っているオフセット値に加算されて、有効アドレス
を形成する。
【０００５】マイクロプロセッサで一般に使用できるイ
ンデックス・アドレッシング動作モードは、特にそのア
ドレスが一つのテーブルもしくは配列を形成する場合
に、アドレスへのアクセスがフレキシブルに行える方法
を提供する。しかしながら符号付きオフセットの場合に
は、オフセット範囲はゼロを中心にして対称になってい
ない。前述のように、オフセットは−１６から＋１５，
−１２８から＋１２７，または−３２７６８から＋３２
７６７の範囲をとる。このオフセットには符号が付いて
いるので、オフセット範囲の正の限界と負の限界は符号
ビットを反映しなければならない。このため＋１５の値
は２進形式０１１１１をとる。２進値１０００００は、
最上位ビットがオフセットの符号を反映しなければなら
ないので、１０進値の＋１６ではなく、１０進値の−１
６を表している。
ンデックス・アドレッシング動作モードは、特にそのア
ドレスが一つのテーブルもしくは配列を形成する場合
に、アドレスへのアクセスがフレキシブルに行える方法
を提供する。しかしながら符号付きオフセットの場合に
は、オフセット範囲はゼロを中心にして対称になってい
ない。前述のように、オフセットは−１６から＋１５，
−１２８から＋１２７，または−３２７６８から＋３２
７６７の範囲をとる。このオフセットには符号が付いて
いるので、オフセット範囲の正の限界と負の限界は符号
ビットを反映しなければならない。このため＋１５の値
は２進形式０１１１１をとる。２進値１０００００は、
最上位ビットがオフセットの符号を反映しなければなら
ないので、１０進値の＋１６ではなく、１０進値の−１
６を表している。
【０００６】したがって、マイクロプロセッサのユーザ
が符号付きのインデックス・アドレッシングを使用する
場合、オフセット範囲の正の限界は２(n-1) −１であ
り、ここでｎはオフセット値のビット数を指し、これは
一般にはあまり使用されない値である。大抵の用途で
は、８もしくは１６など２の累乗のバイト数の増分(inc
rement) が必要である。そのためユーザが一つのテーブ
ルにおいて１６バイト刻みで増分しなければならない場
合には、５ビットのオフセットは正の最大範囲が１５バ
イトとなるので、１６のオフセットを提供するには８ビ
ットのオフセットを使用しなければならない。前述のよ
うに、８ビットのオフセットは一般に、符号化命令の中
でさらに１バイトを必要とする。そのため１６バイトの
正のオフセット値を指定するには、さらに１バイトのプ
ログラミング空間を使用しなければならない。多くのマ
イクロコントローラおよびマイクロプロセッサの用途で
は、内部プログラミング・メモリの量が制限されてお
り、プログラミング空間の各バイトは非常に貴重であ
る。
が符号付きのインデックス・アドレッシングを使用する
場合、オフセット範囲の正の限界は２(n-1) −１であ
り、ここでｎはオフセット値のビット数を指し、これは
一般にはあまり使用されない値である。大抵の用途で
は、８もしくは１６など２の累乗のバイト数の増分(inc
rement) が必要である。そのためユーザが一つのテーブ
ルにおいて１６バイト刻みで増分しなければならない場
合には、５ビットのオフセットは正の最大範囲が１５バ
イトとなるので、１６のオフセットを提供するには８ビ
ットのオフセットを使用しなければならない。前述のよ
うに、８ビットのオフセットは一般に、符号化命令の中
でさらに１バイトを必要とする。そのため１６バイトの
正のオフセット値を指定するには、さらに１バイトのプ
ログラミング空間を使用しなければならない。多くのマ
イクロコントローラおよびマイクロプロセッサの用途で
は、内部プログラミング・メモリの量が制限されてお
り、プログラミング空間の各バイトは非常に貴重であ
る。
【０００７】
【発明が解決しようとする課題】定オフセット動作モー
ドまたはアキュムレータ・オフセット動作モードを用い
て有効アドレスを計算する他に、２の補数のオフセット
は、ポインタ・レジスタの増分もしくは減分(decremen
t) を自動的に行える。自動的に増分（オートインクリ
メント）を行う場合には、ポインタ・レジスタの内容が
１もしくは２ずつ増分される。自動的に減分（オートデ
クリメント）を行う場合には、ポインタ・レジスタの内
容は通常１もしくは２ずつ減分される。オートインクリ
メントやオートデクリメントは、情報を格納するテーブ
ルにアクセスするのに有用である。しかしながらポイン
タ・レジスタ内の値は１もしくは２バイトずつしか変更
できない。そのためオートインクリメント動作およびオ
ートデクリメント動作は一般に、次に必要な一片の情報
が現在、演算の実行に使用されるポインタ・レジスタ内
の１もしくは２バイトのアドレス内にあるような限られ
た状況でのみ有用である。
ドまたはアキュムレータ・オフセット動作モードを用い
て有効アドレスを計算する他に、２の補数のオフセット
は、ポインタ・レジスタの増分もしくは減分(decremen
t) を自動的に行える。自動的に増分（オートインクリ
メント）を行う場合には、ポインタ・レジスタの内容が
１もしくは２ずつ増分される。自動的に減分（オートデ
クリメント）を行う場合には、ポインタ・レジスタの内
容は通常１もしくは２ずつ減分される。オートインクリ
メントやオートデクリメントは、情報を格納するテーブ
ルにアクセスするのに有用である。しかしながらポイン
タ・レジスタ内の値は１もしくは２バイトずつしか変更
できない。そのためオートインクリメント動作およびオ
ートデクリメント動作は一般に、次に必要な一片の情報
が現在、演算の実行に使用されるポインタ・レジスタ内
の１もしくは２バイトのアドレス内にあるような限られ
た状況でのみ有用である。
【０００８】
【課題を解決するための手段】本発明は上記の必要性を
満足する。したがってオフセット合計を計算するデータ
処理システムの一形態が提供される。このデータ処理シ
ステムは、オフセット値を有する命令を受け取るインタ
フェース回路を含んでいる。この命令は、実行する演算
を指定するための第１の部分、および符号部分と絶対値
部分の両方を有するオフセット値を指定するための第２
の部分を有する。インタフェース回路はまた第１アドレ
ス値を受け取る。命令デコード回路もデータ処理システ
ム内に含まれていて、命令をデコードして複数の制御信
号を与える。命令デコード回路は、命令を受け取るため
に入力回路に接続されている。命令の実行中に第１アド
レス値を格納するレジスタは、第１アドレス値を受け取
るためにインタフェース回路に接続されている。論理演
算回路は、第１アドレス値の一部分を受け取るためにレ
ジスタに接続されている。論理演算回路は、オフセット
値を受けとるために入力回路に接続されており、複数の
制御信号の一部分を受け取るために命令デコード回路に
接続されている。論理演算回路は、オフセット符号部分
を反転して、反転オフセット符号値を提供する。論理演
算回路は、第１アドレス値のそれぞれに、オフセット値
の符号部分および絶対値部分、ならびに反転オフセット
符号値を加算して、オフセット合計を生成する。このオ
フセット合計は第１アドレス値の対称的な範囲内にはあ
るが、第１アドレス値とは等しくない。第２の形態で
は、オフセット合計を計算する方法が提供される。第１
の段階では、オフセット値を有する命令を受け取る。こ
の命令は、実行する演算を指定する第１部分、および符
号部分と絶対値部分の両方を有するオフセット値を指定
するための第２部分を有する。第１アドレス値も受け取
る。命令を受け取ったことに応答して、この命令がデコ
ードされて複数の制御信号を与える。第１アドレス値
は、命令の実行中に格納される。オフセット値の符号部
分が反転されて、反転オフセット符号値を与える。第１
アドレス値のそれぞれ、オフセット値の符号部分と絶対
値部分、および反転オフセット符号値が加算されて、オ
フセット合計を生成する。オフセット合計は第１アドレ
ス値の対称的な範囲内にあるが、第１アドレス値とは等
しくない。
満足する。したがってオフセット合計を計算するデータ
処理システムの一形態が提供される。このデータ処理シ
ステムは、オフセット値を有する命令を受け取るインタ
フェース回路を含んでいる。この命令は、実行する演算
を指定するための第１の部分、および符号部分と絶対値
部分の両方を有するオフセット値を指定するための第２
の部分を有する。インタフェース回路はまた第１アドレ
ス値を受け取る。命令デコード回路もデータ処理システ
ム内に含まれていて、命令をデコードして複数の制御信
号を与える。命令デコード回路は、命令を受け取るため
に入力回路に接続されている。命令の実行中に第１アド
レス値を格納するレジスタは、第１アドレス値を受け取
るためにインタフェース回路に接続されている。論理演
算回路は、第１アドレス値の一部分を受け取るためにレ
ジスタに接続されている。論理演算回路は、オフセット
値を受けとるために入力回路に接続されており、複数の
制御信号の一部分を受け取るために命令デコード回路に
接続されている。論理演算回路は、オフセット符号部分
を反転して、反転オフセット符号値を提供する。論理演
算回路は、第１アドレス値のそれぞれに、オフセット値
の符号部分および絶対値部分、ならびに反転オフセット
符号値を加算して、オフセット合計を生成する。このオ
フセット合計は第１アドレス値の対称的な範囲内にはあ
るが、第１アドレス値とは等しくない。第２の形態で
は、オフセット合計を計算する方法が提供される。第１
の段階では、オフセット値を有する命令を受け取る。こ
の命令は、実行する演算を指定する第１部分、および符
号部分と絶対値部分の両方を有するオフセット値を指定
するための第２部分を有する。第１アドレス値も受け取
る。命令を受け取ったことに応答して、この命令がデコ
ードされて複数の制御信号を与える。第１アドレス値
は、命令の実行中に格納される。オフセット値の符号部
分が反転されて、反転オフセット符号値を与える。第１
アドレス値のそれぞれ、オフセット値の符号部分と絶対
値部分、および反転オフセット符号値が加算されて、オ
フセット合計を生成する。オフセット合計は第１アドレ
ス値の対称的な範囲内にあるが、第１アドレス値とは等
しくない。
【０００９】上記およびその他の特徴ならびに利点は、
添付図面と合わせて以下の詳細な説明からより明確に理
解されよう。注意すべき重要なことは、図面は本発明の
唯一の形態を表すことを意図していないことである。
添付図面と合わせて以下の詳細な説明からより明確に理
解されよう。注意すべき重要なことは、図面は本発明の
唯一の形態を表すことを意図していないことである。
【００１０】
【実施例】本発明は、一般に使用されるバイト境界に基
づき、インデックス・アドレッシング，オートインクリ
メントおよびオートデクリメントを実行する回路とその
方法を提供する。一般に使用される境界は、８，１６，
１２８など２の累乗である。またオフセット範囲は、可
能な限り小さいビット数で符号化されており、正と負の
両方の限界を有する。本発明のこの実現のユーザは、一
つのテーブルもしくはアレイの中を正と負の両方向に２
の累乗サイズの境界に基づき進むことができる。たとえ
ば５ビットのオフセットでは、ユーザは、一つのテーブ
ルもしくはアレイの中を、前方もしくは後方に一度に１
６バイトずつ進むことができる。５ビットは、ポストバ
イト内のオフセットを符号化するのに使用され、プログ
ラミング空間を節約できる。また８ビットのオフセット
は、−１２８から＋１２８バイトのオフセット範囲を提
供でき、１６ビットのオフセットは、−３２７６８から
＋３２７６８バイトの範囲を提供できる。どちらの場合
も、メモリ・プログラミング空間が節約される。しかし
ながらこの節約は小さなオフセット値のときに最も顕著
になる。
づき、インデックス・アドレッシング，オートインクリ
メントおよびオートデクリメントを実行する回路とその
方法を提供する。一般に使用される境界は、８，１６，
１２８など２の累乗である。またオフセット範囲は、可
能な限り小さいビット数で符号化されており、正と負の
両方の限界を有する。本発明のこの実現のユーザは、一
つのテーブルもしくはアレイの中を正と負の両方向に２
の累乗サイズの境界に基づき進むことができる。たとえ
ば５ビットのオフセットでは、ユーザは、一つのテーブ
ルもしくはアレイの中を、前方もしくは後方に一度に１
６バイトずつ進むことができる。５ビットは、ポストバ
イト内のオフセットを符号化するのに使用され、プログ
ラミング空間を節約できる。また８ビットのオフセット
は、−１２８から＋１２８バイトのオフセット範囲を提
供でき、１６ビットのオフセットは、−３２７６８から
＋３２７６８バイトの範囲を提供できる。どちらの場合
も、メモリ・プログラミング空間が節約される。しかし
ながらこの節約は小さなオフセット値のときに最も顕著
になる。
【００１１】本発明は、アドレス計算に使用される演算
ハードウェアを修正変更することによって、符号付きオ
フセットを用いて、ゼロを中心に対称なアドレス指定範
囲を達成する。その結果、−２(n-1) から＋２(n-1) の
アドレス指定範囲が得られ、ここでｎはオフセット値の
ビット数を指す。しかしながら本発明のアドレス計算ハ
ードウェアは、基準アドレス値からゼロのオフセットを
提供できない。ほとんどのデータ処理装置は、基準アド
レス値からノーオフセット・アドレスを提供できるよう
な代替的なアドレス計算を提供している。そのため本発
明は、このようなプロセッサにおいて機能性を損なうこ
となく使用できる。
ハードウェアを修正変更することによって、符号付きオ
フセットを用いて、ゼロを中心に対称なアドレス指定範
囲を達成する。その結果、−２(n-1) から＋２(n-1) の
アドレス指定範囲が得られ、ここでｎはオフセット値の
ビット数を指す。しかしながら本発明のアドレス計算ハ
ードウェアは、基準アドレス値からゼロのオフセットを
提供できない。ほとんどのデータ処理装置は、基準アド
レス値からノーオフセット・アドレスを提供できるよう
な代替的なアドレス計算を提供している。そのため本発
明は、このようなプロセッサにおいて機能性を損なうこ
となく使用できる。
【００１２】本発明の実現に関する以下の説明では、
「アサート」「ニゲート」という語は、論理信号「アク
ティブ・ハイ」「アクティブ・ロー」と混ぜて使用する
場合に混乱を割けるために使用する。「アサート」は論
理信号もしくはレジスタ・ビットを能動状態または論理
真の状態と解釈することを指すのに用いる。「ニゲー
ト」は、論理信号もしくはレジスタ・ビットを非能動状
態もしくは論理偽の状態と解釈することを指すのに用い
る。
「アサート」「ニゲート」という語は、論理信号「アク
ティブ・ハイ」「アクティブ・ロー」と混ぜて使用する
場合に混乱を割けるために使用する。「アサート」は論
理信号もしくはレジスタ・ビットを能動状態または論理
真の状態と解釈することを指すのに用いる。「ニゲー
ト」は、論理信号もしくはレジスタ・ビットを非能動状
態もしくは論理偽の状態と解釈することを指すのに用い
る。
【００１３】本発明の一つの実現および前述した動作モ
ードは、ＭＣ６８ＨＣ１１マイクロコントローラの修正
変更形態で実現される。ＭＣ６８ＨＣ１１は、１６ビッ
ト・アドレスおよび記憶レジスタを含む８ビットのマイ
クロコントローラであり、テキサス州オースティンのモ
トローラ社が市販している。この実現をより詳細に示し
たのが図１である。図１はデータ処理システム１０を示
しており、このシステムでは前述したインデックス・ア
ドレッシング，オートインクリメント動作，オートデク
リメント動作を実現できる。データ処理システム１０は
一般に中央処理装置（ＣＰＵ）１２，発振器２４，電源
回路２６，タイミング回路２８，外部バス・インタフェ
ース３０，および内部メモリ３２を含む。ＣＰＵ１２は
一般に、実行装置１４，バス制御論理回路１６，命令デ
コード論理回路１８，制御装置２０，およびシーケンサ
２２を有する。
ードは、ＭＣ６８ＨＣ１１マイクロコントローラの修正
変更形態で実現される。ＭＣ６８ＨＣ１１は、１６ビッ
ト・アドレスおよび記憶レジスタを含む８ビットのマイ
クロコントローラであり、テキサス州オースティンのモ
トローラ社が市販している。この実現をより詳細に示し
たのが図１である。図１はデータ処理システム１０を示
しており、このシステムでは前述したインデックス・ア
ドレッシング，オートインクリメント動作，オートデク
リメント動作を実現できる。データ処理システム１０は
一般に中央処理装置（ＣＰＵ）１２，発振器２４，電源
回路２６，タイミング回路２８，外部バス・インタフェ
ース３０，および内部メモリ３２を含む。ＣＰＵ１２は
一般に、実行装置１４，バス制御論理回路１６，命令デ
コード論理回路１８，制御装置２０，およびシーケンサ
２２を有する。
【００１４】演算中、「Ｏｓｃ１」信号が、水晶など外
部ソースを介して発振器２４に与えられる。水晶はＯｓ
ｃ１信号とＯｓｃ２信号の間に接続されて水晶を発振可
能にする。Ｏｓｃ１は「クロック」信号をデータ処理シ
ステム１０の残りの部分に与える。水晶発振器の動作は
データ処理技術では周知のものであり、当業者には自明
であろう。
部ソースを介して発振器２４に与えられる。水晶はＯｓ
ｃ１信号とＯｓｃ２信号の間に接続されて水晶を発振可
能にする。Ｏｓｃ１は「クロック」信号をデータ処理シ
ステム１０の残りの部分に与える。水晶発振器の動作は
データ処理技術では周知のものであり、当業者には自明
であろう。
【００１５】電源回路２６は外部電源から「Ｖｄｄ」信
号と「Ｖｓｓ」信号の両方を受け取る。Ｖｄｄ信号は正
の電圧を与え、Ｖｓｓ信号は基準電圧もしくは大地電圧
を与える。Ｖｄｄ信号およびＶｓｓ信号は、データ処理
システム１０の残りの各構成要素に与えられる。これら
の信号の経路設定はデータ処理技術では周知のものであ
り、当業者には自明であろう。
号と「Ｖｓｓ」信号の両方を受け取る。Ｖｄｄ信号は正
の電圧を与え、Ｖｓｓ信号は基準電圧もしくは大地電圧
を与える。Ｖｄｄ信号およびＶｓｓ信号は、データ処理
システム１０の残りの各構成要素に与えられる。これら
の信号の経路設定はデータ処理技術では周知のものであ
り、当業者には自明であろう。
【００１６】タイミング回路２８はクロック信号を受信
し、ついでタイミング制御バス３８を介してＣＰＵ１
２，外部バス・インタフェース３０，および内部メモリ
３２のそれぞれに然るべきタイミング信号を与える。
し、ついでタイミング制御バス３８を介してＣＰＵ１
２，外部バス・インタフェース３０，および内部メモリ
３２のそれぞれに然るべきタイミング信号を与える。
【００１７】外部バス・インタフェース３０から外部ア
ドレス・バス３５へと、複数のアドレス値が与えられ
る。同様に複数のデータ値は、外部バス・インタフェー
ス３０によって外部データ・バス３３を介して伝達され
る。外部バス・インタフェース３０は、外部ユーザとデ
ータ処理システム１０との間でのアドレス値とデータ値
の受信および伝送を制御する。外部バス・インタフェー
ス３０は複数のアドレス値およびデータ値を、それぞれ
内部アドレス・バス３６および内部データ・バス３４を
介してデータ処理システム１０の残りの部分に伝達す
る。
ドレス・バス３５へと、複数のアドレス値が与えられ
る。同様に複数のデータ値は、外部バス・インタフェー
ス３０によって外部データ・バス３３を介して伝達され
る。外部バス・インタフェース３０は、外部ユーザとデ
ータ処理システム１０との間でのアドレス値とデータ値
の受信および伝送を制御する。外部バス・インタフェー
ス３０は複数のアドレス値およびデータ値を、それぞれ
内部アドレス・バス３６および内部データ・バス３４を
介してデータ処理システム１０の残りの部分に伝達す
る。
【００１８】内部メモリ３２は、データ処理システム１
０が正しく動作するために必要な情報を格納する働きを
する。また、内部アドレス・バス３６および内部データ
・バス３４を介して与えられるユーザ・プログラムで指
定された場合には、他のデータ値を格納できる。
０が正しく動作するために必要な情報を格納する働きを
する。また、内部アドレス・バス３６および内部データ
・バス３４を介して与えられるユーザ・プログラムで指
定された場合には、他のデータ値を格納できる。
【００１９】ＣＰＵ１２はデータ処理システム１０の動
作中、複数の命令を実行する。データ処理システム１０
では多くの形式の命令を実行できるが、ここでは、イン
デックス・アドレッシング，オートインクリメント動作
およびオートデクリメント動作を中心に考察する。内部
アドレス・バス３６および内部データ・バス３４は、実
行装置１４と、データ処理システム１０の残りの部分と
の間で情報を伝達する。バス制御論理回路１６が複数の
命令を取り込む。ついで各命令は命令デコード論理回路
１８によってデコードされ、制御装置２０およびシーケ
ンサ２２に与えられる。制御装置２０およびシーケンサ
２２は複数の命令の実行順序を維持して、データ処理シ
ステム１０の計算機能を最大限有効に利用する。また制
御装置２０はＭｉｃｒｏ−ＲＯＭメモリ（図示せず）を
含んでおり、これはＭｉｃｒｏ−ＲＯＭ制御バス６５を
介して、実行装置１４，バス制御論理回路１６，命令デ
コード論理回路１８のそれぞれに制御情報を与える。制
御情報は、命令を正しく実行するために必要である。
作中、複数の命令を実行する。データ処理システム１０
では多くの形式の命令を実行できるが、ここでは、イン
デックス・アドレッシング，オートインクリメント動作
およびオートデクリメント動作を中心に考察する。内部
アドレス・バス３６および内部データ・バス３４は、実
行装置１４と、データ処理システム１０の残りの部分と
の間で情報を伝達する。バス制御論理回路１６が複数の
命令を取り込む。ついで各命令は命令デコード論理回路
１８によってデコードされ、制御装置２０およびシーケ
ンサ２２に与えられる。制御装置２０およびシーケンサ
２２は複数の命令の実行順序を維持して、データ処理シ
ステム１０の計算機能を最大限有効に利用する。また制
御装置２０はＭｉｃｒｏ−ＲＯＭメモリ（図示せず）を
含んでおり、これはＭｉｃｒｏ−ＲＯＭ制御バス６５を
介して、実行装置１４，バス制御論理回路１６，命令デ
コード論理回路１８のそれぞれに制御情報を与える。制
御情報は、命令を正しく実行するために必要である。
【００２０】実行装置１４をより詳細に示したのが図２
である。実行装置１４は一般に、データ・バッファ４
０，Ａ入力制御回路４８，Ａ入力マルチプレクサ５０，
論理演算装置（ＡＬＵ）５２，Ｂ入力制御回路５４，Ｂ
入力マルチプレクサ５６，スタック・ポインタ５８，お
よびインデックス・レジスタ６０を含む。スタック・ポ
インタ５８およびインデックス・レジスタ６０のほか
に、実行装置１４内で他の記憶レジスタを実現できる。
たとえば条件付きコード・レジスタもしくはスタック・
ポインタも含んでもよい。上記記憶レジスタの実現およ
び用途は当業者には周知のものであり、当業者には自明
であろう。
である。実行装置１４は一般に、データ・バッファ４
０，Ａ入力制御回路４８，Ａ入力マルチプレクサ５０，
論理演算装置（ＡＬＵ）５２，Ｂ入力制御回路５４，Ｂ
入力マルチプレクサ５６，スタック・ポインタ５８，お
よびインデックス・レジスタ６０を含む。スタック・ポ
インタ５８およびインデックス・レジスタ６０のほか
に、実行装置１４内で他の記憶レジスタを実現できる。
たとえば条件付きコード・レジスタもしくはスタック・
ポインタも含んでもよい。上記記憶レジスタの実現およ
び用途は当業者には周知のものであり、当業者には自明
であろう。
【００２１】外部情報バス４１はアドレス情報およびデ
ータ情報をデータ・バッファ４０に与える。外部情報バ
ス４１は内部アドレス・バス３６および内部データ・バ
ス３４のそれぞれから、アドレス情報およびデータ情報
を受け取る。データ・バッファ４０は外部情報バス４１
を介して転送された値を、情報バスＡ６６および情報バ
スＢ６４を介して、実行装置１４の残りの部分に与え
る。ここでは詳細に示さないが、情報バスＡ６６および
情報バスＢ６４は共に１６ビット幅である。
ータ情報をデータ・バッファ４０に与える。外部情報バ
ス４１は内部アドレス・バス３６および内部データ・バ
ス３４のそれぞれから、アドレス情報およびデータ情報
を受け取る。データ・バッファ４０は外部情報バス４１
を介して転送された値を、情報バスＡ６６および情報バ
スＢ６４を介して、実行装置１４の残りの部分に与え
る。ここでは詳細に示さないが、情報バスＡ６６および
情報バスＢ６４は共に１６ビット幅である。
【００２２】スタック・ポインタ５８の第１入力および
第２入力はそれぞれ情報バスＡ６６および情報バスＢ６
４に双方向に結合されている。同様にインデックス・レ
ジスタ６０の第１入力および第２入力はそれぞれ情報バ
スＡ６６および情報バスＢ６４に双方向に結合されてい
る。スタック・ポインタおよび条件付きコード・レジス
タなどの付加レジスタも同様に、情報バスＡ６６および
情報バスＢ６４に結合されている。
第２入力はそれぞれ情報バスＡ６６および情報バスＢ６
４に双方向に結合されている。同様にインデックス・レ
ジスタ６０の第１入力および第２入力はそれぞれ情報バ
スＡ６６および情報バスＢ６４に双方向に結合されてい
る。スタック・ポインタおよび条件付きコード・レジス
タなどの付加レジスタも同様に、情報バスＡ６６および
情報バスＢ６４に結合されている。
【００２３】複数の制御信号は、Ｍｉｃｒｏ−ＲＯＭ制
御バス６５を介してＡ入力制御論理４８およびＢ入力制
御論理５４の両方に与えられる。Ｍｉｃｒｏ−ＲＯＭ制
御バス６５は、制御装置２０内のＭｉｃｒｏ−ＲＯＭメ
モリ（図示せず）が与える情報に応答して、複数の制御
信号を与える。Ｍｉｃｒｏ−ＲＯＭメモリは一般に、複
数の命令の中の一つの実行を制御するために必要な情報
を与える。
御バス６５を介してＡ入力制御論理４８およびＢ入力制
御論理５４の両方に与えられる。Ｍｉｃｒｏ−ＲＯＭ制
御バス６５は、制御装置２０内のＭｉｃｒｏ−ＲＯＭメ
モリ（図示せず）が与える情報に応答して、複数の制御
信号を与える。Ｍｉｃｒｏ−ＲＯＭメモリは一般に、複
数の命令の中の一つの実行を制御するために必要な情報
を与える。
【００２４】Ａ入力制御回路４８は、Ａ入力マルチプレ
クサ５０の制御入力に「制御Ａ」信号を与える。情報バ
スＡ６６は、Ａ入力マルチプレクサ５０のデータ入力に
接続されている。Ａ入力マルチプレクサ５０は、「Ａ入
力」と称される出力をＡＬＵ５２の第１入力に与えてい
る。Ｂ入力制御回路５４はＢ入力マルチプレクサ５６の
制御入力に「制御Ｂ」信号を与える。情報バスＢ６４
は、Ｂ入力マルチプレクサ５６のデータ入力に接続され
ている。Ｂ入力マルチプレクサ５６は「Ｂ入力」と称さ
れる出力を、ＡＬＵ５２の第２入力に与える。
クサ５０の制御入力に「制御Ａ」信号を与える。情報バ
スＡ６６は、Ａ入力マルチプレクサ５０のデータ入力に
接続されている。Ａ入力マルチプレクサ５０は、「Ａ入
力」と称される出力をＡＬＵ５２の第１入力に与えてい
る。Ｂ入力制御回路５４はＢ入力マルチプレクサ５６の
制御入力に「制御Ｂ」信号を与える。情報バスＢ６４
は、Ｂ入力マルチプレクサ５６のデータ入力に接続され
ている。Ｂ入力マルチプレクサ５６は「Ｂ入力」と称さ
れる出力を、ＡＬＵ５２の第２入力に与える。
【００２５】ＡＬＵ５２は各入力を処理して複数の結果
を出し、これらの結果は結果バス１２０を介して転送さ
れる。結果バス１２０は、情報バスＢ６４を介してデー
タ・バッファ４０，スタック・ポインタ５８，またはイ
ンデックス・レジスタ６０に複数の結果を与える。
を出し、これらの結果は結果バス１２０を介して転送さ
れる。結果バス１２０は、情報バスＢ６４を介してデー
タ・バッファ４０，スタック・ポインタ５８，またはイ
ンデックス・レジスタ６０に複数の結果を与える。
【００２６】ＡＬＵ５２をより詳細に示したのが図３で
ある。図３に示す本発明の実施例では、ＡＬＵ５２は、
オフセット値の計算に必要な演算を実行するように構成
されている。これらの演算は、定オフセット・モード動
作，オートインクリメント，およびオートデクリメント
を含む。ＡＬＵ５２が上記の演算の一つを実行していな
い場合には、ＡＬＵ５２は、他の演算を実行するのにも
っと役立つ別の方法で構成してもよい。通常、マルチプ
レクサ（図示せず）を使用すると、ＡＬＵ５２は、用途
に応じて異なる多様な構成を有することができる。当業
者には、ＡＬＵ５２が多様な構成を有することができる
ことは自明であろう。
ある。図３に示す本発明の実施例では、ＡＬＵ５２は、
オフセット値の計算に必要な演算を実行するように構成
されている。これらの演算は、定オフセット・モード動
作，オートインクリメント，およびオートデクリメント
を含む。ＡＬＵ５２が上記の演算の一つを実行していな
い場合には、ＡＬＵ５２は、他の演算を実行するのにも
っと役立つ別の方法で構成してもよい。通常、マルチプ
レクサ（図示せず）を使用すると、ＡＬＵ５２は、用途
に応じて異なる多様な構成を有することができる。当業
者には、ＡＬＵ５２が多様な構成を有することができる
ことは自明であろう。
【００２７】図３で、ＡＬＵ５２は一般に、インバータ
９８，および第１の複数の加算器回路（１００，１０
２，１０４，１０６，１０８）を含んでいる。Ａ入力信
号は、それぞれ「Ａ０」「Ａ１」「Ａ２」「Ａ１４」
「Ａ１５」と称される第１の複数ビットを与える。ビッ
トＡ０は加算器１００の第１入力に与えられる。同様に
ビットＡ１〜Ａ１５はそれぞれ加算器１０２，加算器１
０４，加算器１０６，加算器１０８の第１入力に与え
る。Ｂ入力信号は、それぞれ「Ｂ０」「Ｂ１」「Ｂ２」
「Ｂ１４」「Ｂ１５」と称される第２の複数ビットを与
える。ビットＢ０は、加算器１００の第２入力に与えら
れる。同様にビットＢ１〜Ｂ１５はそれぞれ加算器１０
２，加算器１０４，加算器１０６，加算器１０８の第２
入力に与えられる。Ａ１５信号はインバータ９８の入力
に接続されている。図３には詳細に示していないが、Ａ
３〜Ａ１３およびＢ３〜Ｂ１３の各ビットは、第２の複
数の加算器（図示せず）の内の一つにそれぞれ与えられ
る。第２の複数の各加算器（図示せず）は加算器１００
〜加算器１０８と同じ働きをしており、そのため同様の
構成をとる。
９８，および第１の複数の加算器回路（１００，１０
２，１０４，１０６，１０８）を含んでいる。Ａ入力信
号は、それぞれ「Ａ０」「Ａ１」「Ａ２」「Ａ１４」
「Ａ１５」と称される第１の複数ビットを与える。ビッ
トＡ０は加算器１００の第１入力に与えられる。同様に
ビットＡ１〜Ａ１５はそれぞれ加算器１０２，加算器１
０４，加算器１０６，加算器１０８の第１入力に与え
る。Ｂ入力信号は、それぞれ「Ｂ０」「Ｂ１」「Ｂ２」
「Ｂ１４」「Ｂ１５」と称される第２の複数ビットを与
える。ビットＢ０は、加算器１００の第２入力に与えら
れる。同様にビットＢ１〜Ｂ１５はそれぞれ加算器１０
２，加算器１０４，加算器１０６，加算器１０８の第２
入力に与えられる。Ａ１５信号はインバータ９８の入力
に接続されている。図３には詳細に示していないが、Ａ
３〜Ａ１３およびＢ３〜Ｂ１３の各ビットは、第２の複
数の加算器（図示せず）の内の一つにそれぞれ与えられ
る。第２の複数の各加算器（図示せず）は加算器１００
〜加算器１０８と同じ働きをしており、そのため同様の
構成をとる。
【００２８】「Ｃｉｎ」と称される信号はインバータ９
８によって出力され、加算器１００の第３入力に与えら
れる。加算器１００は「Ｓ０」と称される合計信号を出
力する。また加算器１００は「Ｃ１」と称される信号を
加算器１０２の第３入力に与える。加算器１０２は「Ｓ
１」と称される合計信号を与える。加算器１０２はまた
「Ｃ２」と称される信号を生成し、この信号は加算器１
０４の第３入力に与えられる。加算器１０４は「Ｓ２」
と称される合計出力および「Ｃ３」と称される信号を与
える。Ｃ３信号は、次の加算器（図示せず）の第３入力
に与えられる。最終的に、複数の加算器（図示せず）に
よって形成される桁上げチェーン(carrychain) が、
「Ｃ１４」と称される桁上げ信号を、加算器１０６の第
３入力に伝搬する。加算器１０６は「Ｓ１４」と称され
る合計信号および「Ｃ１５」と称される桁上げ信号を出
力する。Ｃ１５信号は加算器１０８の第３入力に与えら
れる。加算器１０８は「Ｓ１５」と称される合計信号、
および「Ｃout 」と称される桁上げ信号を出力する。Ｓ
０からＳ１５の各合計信号は、結果バス１２０を介して
実行装置１４の残りの部分に与えられる。図３では詳細
に示していないが、前記第２の複数の加算器はそれぞれ
合計信号Ｓ３〜Ｓ１３を結果バス１２０に与える。また
第２の複数の加算器はそれぞれ桁上げ信号を複数の加算
器の中の次の加算器に与える。第２の複数の加算器（図
示せず）はそれぞれ加算器１００〜１０８と同じ働きを
するため、同様の構成をとる。
８によって出力され、加算器１００の第３入力に与えら
れる。加算器１００は「Ｓ０」と称される合計信号を出
力する。また加算器１００は「Ｃ１」と称される信号を
加算器１０２の第３入力に与える。加算器１０２は「Ｓ
１」と称される合計信号を与える。加算器１０２はまた
「Ｃ２」と称される信号を生成し、この信号は加算器１
０４の第３入力に与えられる。加算器１０４は「Ｓ２」
と称される合計出力および「Ｃ３」と称される信号を与
える。Ｃ３信号は、次の加算器（図示せず）の第３入力
に与えられる。最終的に、複数の加算器（図示せず）に
よって形成される桁上げチェーン(carrychain) が、
「Ｃ１４」と称される桁上げ信号を、加算器１０６の第
３入力に伝搬する。加算器１０６は「Ｓ１４」と称され
る合計信号および「Ｃ１５」と称される桁上げ信号を出
力する。Ｃ１５信号は加算器１０８の第３入力に与えら
れる。加算器１０８は「Ｓ１５」と称される合計信号、
および「Ｃout 」と称される桁上げ信号を出力する。Ｓ
０からＳ１５の各合計信号は、結果バス１２０を介して
実行装置１４の残りの部分に与えられる。図３では詳細
に示していないが、前記第２の複数の加算器はそれぞれ
合計信号Ｓ３〜Ｓ１３を結果バス１２０に与える。また
第２の複数の加算器はそれぞれ桁上げ信号を複数の加算
器の中の次の加算器に与える。第２の複数の加算器（図
示せず）はそれぞれ加算器１００〜１０８と同じ働きを
するため、同様の構成をとる。
【００２９】インデックス・アドレッシング，オートイ
ンクリメント動作，またはオートデクリメント動作の実
行中、ユーザはデータ処理システム１０に対応する命令
を与える。通常、インデックス・アドレッシングを使用
する命令はニーモニック形式をとり、この形式は実行す
る演算の種類を示す演算コード、および当該演算コード
によって演算を行う一つもしくは複数のデータ値を示す
オペランドの両方を提供する。ここに示す例では、イン
デックス・アドレッシング・モードの命令は、演算コー
ド，オフセット値，（初期アドレス値を格納する）ポイ
ンタ・レジスタを含むフォーマットを有すると想定す
る。前記フォーマットはデータ処理技術では周知のもの
であり、ここでは詳細に述べない。
ンクリメント動作，またはオートデクリメント動作の実
行中、ユーザはデータ処理システム１０に対応する命令
を与える。通常、インデックス・アドレッシングを使用
する命令はニーモニック形式をとり、この形式は実行す
る演算の種類を示す演算コード、および当該演算コード
によって演算を行う一つもしくは複数のデータ値を示す
オペランドの両方を提供する。ここに示す例では、イン
デックス・アドレッシング・モードの命令は、演算コー
ド，オフセット値，（初期アドレス値を格納する）ポイ
ンタ・レジスタを含むフォーマットを有すると想定す
る。前記フォーマットはデータ処理技術では周知のもの
であり、ここでは詳細に述べない。
【００３０】オフセットは通常、定オフセット値、また
はアキュムレータ内に格納された値である。ポインタ・
レジスタはインデックス・レジスタ，スタック・ポイン
タ，またはプログラム・カウンタ・レジスタとして実現
してもよい。データ処理技術では一般に知られている付
加的アキュムレータおよびその他のレジスタも、ポイン
タ・レジスタとして使用してもよい。ポインタ・レジス
タの内容は一般に、インデックス・アドレッシング，オ
ートインクリメント動作，またはオートデクリメント動
作を実行する前に、データ処理システム１０のユーザに
よってデータ処理システム内に格納される。オートイン
クリメント動作およびオートデクリメント動作はまた所
定の命令フォーマットを有し、このフォーマットはシス
テムの設計者が決定する。加算もしくは減算するオフセ
ット値は通常、オートインクリメント動作およびオート
デクリメント動作のための所定の命令フォーマットで与
えられる。
はアキュムレータ内に格納された値である。ポインタ・
レジスタはインデックス・レジスタ，スタック・ポイン
タ，またはプログラム・カウンタ・レジスタとして実現
してもよい。データ処理技術では一般に知られている付
加的アキュムレータおよびその他のレジスタも、ポイン
タ・レジスタとして使用してもよい。ポインタ・レジス
タの内容は一般に、インデックス・アドレッシング，オ
ートインクリメント動作，またはオートデクリメント動
作を実行する前に、データ処理システム１０のユーザに
よってデータ処理システム内に格納される。オートイン
クリメント動作およびオートデクリメント動作はまた所
定の命令フォーマットを有し、このフォーマットはシス
テムの設計者が決定する。加算もしくは減算するオフセ
ット値は通常、オートインクリメント動作およびオート
デクリメント動作のための所定の命令フォーマットで与
えられる。
【００３１】前述の通り、オフセット値の計算に必要な
演算の実行中、ユーザは外部メモリもしくは内部メモリ
３２に格納されたソフトウェア・プログラムを介して然
るべき命令を与える。データ処理システム１０の外部ソ
ースから命令が与えられる場合には、その命令は外部デ
ータ・バス３３を介して外部バス・インタフェース３０
に入力される。ついで外部バス・インタフェース３０は
内部データ・バス３４を介してＣＰＵ１２に命令を与え
る。内部メモリ３２内のソフトウェア・プログラムが命
令を与える場合には、命令は内部データ・バス３４を介
してＣＰＵ１２に与えられる。ＣＰＵ１２において、実
行装置１４は、バス制御論理回路１６，制御装置２０，
およびシーケンサ２２のそれぞれから受信した制御信号
に応答して、命令デコード論理回路１８に命令を与え
る。ついで命令デコード論理回路１８は命令をデコード
して、命令を正しく実行するために必要な複数の制御信
号および情報信号を与える。複数の制御信号および情報
信号には、インデックス・アドレッシング，オートイン
クリメント動作およびオートデクリメント動作に必要な
変更された２の補数形式のオフセット値が含まれる。
演算の実行中、ユーザは外部メモリもしくは内部メモリ
３２に格納されたソフトウェア・プログラムを介して然
るべき命令を与える。データ処理システム１０の外部ソ
ースから命令が与えられる場合には、その命令は外部デ
ータ・バス３３を介して外部バス・インタフェース３０
に入力される。ついで外部バス・インタフェース３０は
内部データ・バス３４を介してＣＰＵ１２に命令を与え
る。内部メモリ３２内のソフトウェア・プログラムが命
令を与える場合には、命令は内部データ・バス３４を介
してＣＰＵ１２に与えられる。ＣＰＵ１２において、実
行装置１４は、バス制御論理回路１６，制御装置２０，
およびシーケンサ２２のそれぞれから受信した制御信号
に応答して、命令デコード論理回路１８に命令を与え
る。ついで命令デコード論理回路１８は命令をデコード
して、命令を正しく実行するために必要な複数の制御信
号および情報信号を与える。複数の制御信号および情報
信号には、インデックス・アドレッシング，オートイン
クリメント動作およびオートデクリメント動作に必要な
変更された２の補数形式のオフセット値が含まれる。
【００３２】命令を受け取ってデコードし次第、実行装
置１４は、インデックス・アドレッシング，オートイン
クリメントまたはオートデクリメントに関連する演算を
実行するために必要なステップを開始する。前述のよう
に、データ処理システム１０のユーザは初期値を格納す
る。スタック・ポインタ５８およびインデックス・レジ
スタ６０の一つまたは両方の中で、この初期値にオフセ
ット値が加算される。第１の例では、データ処理システ
ム１０のユーザは、５ビット幅の符号付き定オフセット
を有するインデックス・アドレッシングを用いる命令を
与えると想定する。この命令は、初期アドレス値を実行
装置１４のインデックス・レジスタ６０内に格納するこ
と、またこの初期値に加算すべきオフセットの符号化値
の両方を指定する。オフセット値は外部情報バス４１を
介してデータ・バッファ４０に与えられる。データ・バ
ッファ４０は情報バスＡ６６を介してオフセット値をＡ
入力マルチプレクサ５０に与える。
置１４は、インデックス・アドレッシング，オートイン
クリメントまたはオートデクリメントに関連する演算を
実行するために必要なステップを開始する。前述のよう
に、データ処理システム１０のユーザは初期値を格納す
る。スタック・ポインタ５８およびインデックス・レジ
スタ６０の一つまたは両方の中で、この初期値にオフセ
ット値が加算される。第１の例では、データ処理システ
ム１０のユーザは、５ビット幅の符号付き定オフセット
を有するインデックス・アドレッシングを用いる命令を
与えると想定する。この命令は、初期アドレス値を実行
装置１４のインデックス・レジスタ６０内に格納するこ
と、またこの初期値に加算すべきオフセットの符号化値
の両方を指定する。オフセット値は外部情報バス４１を
介してデータ・バッファ４０に与えられる。データ・バ
ッファ４０は情報バスＡ６６を介してオフセット値をＡ
入力マルチプレクサ５０に与える。
【００３３】ユーザの命令の中で指定される演算の実行
中の然るべきポイントにおいて、複数のタイミング信号
および制御信号が、Ｍｉｃｒｏ−ＲＯＭ制御バス６５を
介してＡ入力制御回路４８とＢ入力制御回路５４の両方
に与えられる。また複数の制御信号を、スタック・ポイ
ンタ５８およびインデックス・レジスタ６０にそれぞれ
与えて、命令実行中の然るべき時間点において、ある値
を格納もしくは与えることができる。スタック・ポイン
タ５８およびインデックス・レジスタ６０などのレジス
タに複数の制御信号を経路設定することは、データ処理
技術では周知のことであり、ここでは詳しく述べない。
中の然るべきポイントにおいて、複数のタイミング信号
および制御信号が、Ｍｉｃｒｏ−ＲＯＭ制御バス６５を
介してＡ入力制御回路４８とＢ入力制御回路５４の両方
に与えられる。また複数の制御信号を、スタック・ポイ
ンタ５８およびインデックス・レジスタ６０にそれぞれ
与えて、命令実行中の然るべき時間点において、ある値
を格納もしくは与えることができる。スタック・ポイン
タ５８およびインデックス・レジスタ６０などのレジス
タに複数の制御信号を経路設定することは、データ処理
技術では周知のことであり、ここでは詳しく述べない。
【００３４】然るべき複数の制御信号を受信次第、イン
デックス・レジスタ６０は初期アドレス値をＢ入力マル
チプレクサ５６に与える。Ｍｉｃｒｏ−ＲＯＭ制御バス
６５を介して複数のタイミング信号および制御信号を受
信次第、Ａ入力制御回路４８がイネーブルにされて、制
御Ａ信号をＡ入力マルチプレクサ５０に与える。同様に
Ｂ入力制御回路５４がイネーブルにされて、制御Ｂ信号
をＢ入力マルチプレクサ５６に与える。
デックス・レジスタ６０は初期アドレス値をＢ入力マル
チプレクサ５６に与える。Ｍｉｃｒｏ−ＲＯＭ制御バス
６５を介して複数のタイミング信号および制御信号を受
信次第、Ａ入力制御回路４８がイネーブルにされて、制
御Ａ信号をＡ入力マルチプレクサ５０に与える。同様に
Ｂ入力制御回路５４がイネーブルにされて、制御Ｂ信号
をＢ入力マルチプレクサ５６に与える。
【００３５】Ａ入力マルチプレクサ５０は、制御Ａ信号
によってイネーブルにされるとオフセット値をＡ入力値
としてＡＬＵ５２の第１入力に与える。同様にＢ入力マ
ルチプレクサ５６は初期アドレス値をＡＬＵ５２の第２
入力に与える。
によってイネーブルにされるとオフセット値をＡ入力値
としてＡＬＵ５２の第１入力に与える。同様にＢ入力マ
ルチプレクサ５６は初期アドレス値をＡＬＵ５２の第２
入力に与える。
【００３６】Ａ入力値とＢ入力値の両方を受け取り次
第、加算器１００はオフセット値のビット０を初期アド
レス値のビット０に加算する。また両方のビット０の合
計にＣｉｎ値を加算して、合計値のビット０と桁上げ値
の両方を与える。合計値のビット０はＳ０と称され、桁
上げ値は「Ｃ１」と称される。Ｃｉｎ値はオフセット値
の符号を反転したものである。Ｃｉｎ値の計算について
は後で詳しく述べる。ついでオフセット値の各ビット
を、初期アドレス値のそれぞれ対応するビットに加算す
る。オフセット値は５ビット幅しかなく、初期アドレス
値は１６ビット幅であるので、オフセット値は１６ビッ
トに符号拡張される。ついでオフセット値と有効アドレ
スの合計が結果バス１２０を介してデータ・バッファ４
０に与えられる。データ・バッファ４０はこの合計を、
外部情報バス４１を介してＣＰＵ１２の残りの部分に与
える。
第、加算器１００はオフセット値のビット０を初期アド
レス値のビット０に加算する。また両方のビット０の合
計にＣｉｎ値を加算して、合計値のビット０と桁上げ値
の両方を与える。合計値のビット０はＳ０と称され、桁
上げ値は「Ｃ１」と称される。Ｃｉｎ値はオフセット値
の符号を反転したものである。Ｃｉｎ値の計算について
は後で詳しく述べる。ついでオフセット値の各ビット
を、初期アドレス値のそれぞれ対応するビットに加算す
る。オフセット値は５ビット幅しかなく、初期アドレス
値は１６ビット幅であるので、オフセット値は１６ビッ
トに符号拡張される。ついでオフセット値と有効アドレ
スの合計が結果バス１２０を介してデータ・バッファ４
０に与えられる。データ・バッファ４０はこの合計を、
外部情報バス４１を介してＣＰＵ１２の残りの部分に与
える。
【００３７】図３に示すように、正のオフセットがＡ入
力信号を介して与えられる場合には、オフセットの符号
はゼロになり、これはオフセットの最下位ビットから最
上位ビットまで符号拡張される。そのためゼロがインバ
ータ９８に与えられる。ついでインバータ９８は１の値
を有するＣｉｎ信号を加算器１００に与え、これはＡ０
信号およびＢ０信号の合計に加算される。同様に負のオ
フセットが与えられる場合には、インバータ９８は加算
器１００にゼロの値を与え、これはＡ０信号およびＢ０
信号の合計に加算される。オフセットの符号ビットの反
転を加算することによって、オフセット範囲が拡張され
て、有効アドレス値を計算する場合に大きなフレキシビ
リティが得られる。
力信号を介して与えられる場合には、オフセットの符号
はゼロになり、これはオフセットの最下位ビットから最
上位ビットまで符号拡張される。そのためゼロがインバ
ータ９８に与えられる。ついでインバータ９８は１の値
を有するＣｉｎ信号を加算器１００に与え、これはＡ０
信号およびＢ０信号の合計に加算される。同様に負のオ
フセットが与えられる場合には、インバータ９８は加算
器１００にゼロの値を与え、これはＡ０信号およびＢ０
信号の合計に加算される。オフセットの符号ビットの反
転を加算することによって、オフセット範囲が拡張され
て、有効アドレス値を計算する場合に大きなフレキシビ
リティが得られる。
【００３８】オフセットの符号はＣｉｎ信号として拡
張、反転、使用されて、５ビット幅の定オフセットを使
用する場合には１６バイトの正のオフセットが可能にな
る。先行技術の実現では、５ビット値を用いて可能な最
大の符号付き正のオフセットは１５バイトだった。オフ
セット値の符号を反転し、反転符号値をオフセットと初
期アドレスの合計に加算することによって、オフセット
の正の範囲は効果的に１だけ増加する。すなわち、本発
明のこの実現では正のオフセットは（ｎ−１）として格
納され、ここでｎは１から１６の正の数を指す。そのた
め２進値１００００は１０進値の＋１と解釈する。同様
に２進値０１１１は１０進値の＋８と解釈し、２進値０
１１１１は値＋１６と解釈する。この方法を使用する場
合にはゼロのオフセットを不可能である。しかしながら
データ処理システム１０のユーザがゼロのオフセットを
所望する場合には、この必要性を反映するために演算を
異なる方法で符号化してもよい。通常は、ノー・オフセ
ットを指定する命令のために特殊命令コードが存在す
る。そのため機能性が損なわれることはない。
張、反転、使用されて、５ビット幅の定オフセットを使
用する場合には１６バイトの正のオフセットが可能にな
る。先行技術の実現では、５ビット値を用いて可能な最
大の符号付き正のオフセットは１５バイトだった。オフ
セット値の符号を反転し、反転符号値をオフセットと初
期アドレスの合計に加算することによって、オフセット
の正の範囲は効果的に１だけ増加する。すなわち、本発
明のこの実現では正のオフセットは（ｎ−１）として格
納され、ここでｎは１から１６の正の数を指す。そのた
め２進値１００００は１０進値の＋１と解釈する。同様
に２進値０１１１は１０進値の＋８と解釈し、２進値０
１１１１は値＋１６と解釈する。この方法を使用する場
合にはゼロのオフセットを不可能である。しかしながら
データ処理システム１０のユーザがゼロのオフセットを
所望する場合には、この必要性を反映するために演算を
異なる方法で符号化してもよい。通常は、ノー・オフセ
ットを指定する命令のために特殊命令コードが存在す
る。そのため機能性が損なわれることはない。
【００３９】オフセットを必要とする演算の実行を示す
第２の例では、データ処理システム１０のユーザが、４
ビット幅の符号付き定オフセットを有するオートインク
リメントを必要とする命令を与えると想定している。こ
の命令は、増分する初期値を実行装置１４のスタック・
ポインタ５８内に格納することと、当該初期値に加算す
べきオフセットの符号付き値の両方を指定する。インデ
ックス・アドレッシングに関連した第１の例と同様、オ
フセット値は外部情報バス４１を介してデータ・バッフ
ァ４０に与えられる。データ・バッファ４０は情報バス
Ａ６６を介してオフセット値をＡ入力マルチプレクサ５
０に与える。
第２の例では、データ処理システム１０のユーザが、４
ビット幅の符号付き定オフセットを有するオートインク
リメントを必要とする命令を与えると想定している。こ
の命令は、増分する初期値を実行装置１４のスタック・
ポインタ５８内に格納することと、当該初期値に加算す
べきオフセットの符号付き値の両方を指定する。インデ
ックス・アドレッシングに関連した第１の例と同様、オ
フセット値は外部情報バス４１を介してデータ・バッフ
ァ４０に与えられる。データ・バッファ４０は情報バス
Ａ６６を介してオフセット値をＡ入力マルチプレクサ５
０に与える。
【００４０】ユーザの命令の中で指定される、演算実行
中の然るべきポイントにおいて、複数のタイミング信号
および制御信号がＭｉｃｒｏ−ＲＯＭ制御バス６５を介
してＡ入力制御回路４８およびＢ入力制御回路５４の両
方に与えられる。またスタック・ポインタ５８が、オー
トインクリメント命令の実行中の然るべき時間点におい
て初期値を格納もしくは与えられるように、複数の制御
信号が与えられる。
中の然るべきポイントにおいて、複数のタイミング信号
および制御信号がＭｉｃｒｏ−ＲＯＭ制御バス６５を介
してＡ入力制御回路４８およびＢ入力制御回路５４の両
方に与えられる。またスタック・ポインタ５８が、オー
トインクリメント命令の実行中の然るべき時間点におい
て初期値を格納もしくは与えられるように、複数の制御
信号が与えられる。
【００４１】然るべき複数の制御信号を受信次第、スタ
ック・ポインタ５８は初期値をＢ入力マルチプレクサ５
６に与える。Ａ入力制御回路４８をイネーブルにして、
複数のタイミング信号および制御信号に応答して、Ｍｉ
ｃｒｏ−ＲＯＭ制御バス６５を介して制御Ａ信号をＡ入
力マルチプレクサ５０に与える。Ａ入力マルチプレクサ
５０はＡ入力値としてオフセット値をＡＬＵ５２の第１
入力に与える。同様にＢ入力制御回路５４をイネーブル
にして、制御Ｂ信号をＢ入力マルチプレクサ５６に与え
る。ついでＢ入力マルチプレクサ５６は初期アドレス値
をＡＬＵ５２の第２入力に与える。
ック・ポインタ５８は初期値をＢ入力マルチプレクサ５
６に与える。Ａ入力制御回路４８をイネーブルにして、
複数のタイミング信号および制御信号に応答して、Ｍｉ
ｃｒｏ−ＲＯＭ制御バス６５を介して制御Ａ信号をＡ入
力マルチプレクサ５０に与える。Ａ入力マルチプレクサ
５０はＡ入力値としてオフセット値をＡＬＵ５２の第１
入力に与える。同様にＢ入力制御回路５４をイネーブル
にして、制御Ｂ信号をＢ入力マルチプレクサ５６に与え
る。ついでＢ入力マルチプレクサ５６は初期アドレス値
をＡＬＵ５２の第２入力に与える。
【００４２】Ａ入力値およびＢ入力値の両方を受け取り
次第、加算器１００はオフセット値のビット０を初期ア
ドレス値のビット０に加算する。またオフセット値の符
号の反転であるＣｉｎ値も、オフセット値およびアドレ
ス値のそれぞれのビット０の合計に加算される。インデ
ックス・アドレッシングの例でも分かるように、オフセ
ット値の各ビットは初期アドレス値のそれぞれ対応する
ビットに加算される。オフセット値は４ビット幅しかな
く、初期アドレス値は１６ビット幅であるので、オフセ
ット値は１６ビットに符号拡張されている。ついでオフ
セット値および有効アドレスの合計を、後で使用するた
めにスタック・ポインタ５８に格納する。
次第、加算器１００はオフセット値のビット０を初期ア
ドレス値のビット０に加算する。またオフセット値の符
号の反転であるＣｉｎ値も、オフセット値およびアドレ
ス値のそれぞれのビット０の合計に加算される。インデ
ックス・アドレッシングの例でも分かるように、オフセ
ット値の各ビットは初期アドレス値のそれぞれ対応する
ビットに加算される。オフセット値は４ビット幅しかな
く、初期アドレス値は１６ビット幅であるので、オフセ
ット値は１６ビットに符号拡張されている。ついでオフ
セット値および有効アドレスの合計を、後で使用するた
めにスタック・ポインタ５８に格納する。
【００４３】図３に示すように、正のオフセットがＡ入
力信号を介して与えられる場合、オフセットの符号はゼ
ロとなり、これはオフセットの最下位ビットから最上位
ビットに符号拡張される。したがってゼロがインバータ
９８に与えられる。ついでインバータ９８は、値１を有
するＣｉｎ信号を加算器１００に与えて、これにＡ０信
号およびＢ０信号の合計が加算される。同様に、負のオ
フセットが与えられる場合には、インバータ９８はゼロ
の値を加算器１００に与えて、これにＡ０信号およびＢ
０信号の合計が加算される。オフセットの符号ビットの
反転を加算することによって、オートインクリメント動
作またはオートデクリメント動作を実行する場合により
大きなフレキシビリティを可能にするように拡張されて
いる。
力信号を介して与えられる場合、オフセットの符号はゼ
ロとなり、これはオフセットの最下位ビットから最上位
ビットに符号拡張される。したがってゼロがインバータ
９８に与えられる。ついでインバータ９８は、値１を有
するＣｉｎ信号を加算器１００に与えて、これにＡ０信
号およびＢ０信号の合計が加算される。同様に、負のオ
フセットが与えられる場合には、インバータ９８はゼロ
の値を加算器１００に与えて、これにＡ０信号およびＢ
０信号の合計が加算される。オフセットの符号ビットの
反転を加算することによって、オートインクリメント動
作またはオートデクリメント動作を実行する場合により
大きなフレキシビリティを可能にするように拡張されて
いる。
【００４４】オフセットの符号に応答してＣｉｎ信号を
計算することによって、４ビット幅の定オフセットを使
用する場合に８バイトの正のオフセットが可能になる。
前述のように、オフセット値の符号を反転し、反転符号
値をオフセットと初期アドレスの合計に加算することに
よって、オフセットの正の範囲を１だけ効果的に増加す
る。したがって２進値０１１１は１０進値＋８と解釈す
る。ここでも、この方法を使用する場合はゼロのオフセ
ットは不可能である。
計算することによって、４ビット幅の定オフセットを使
用する場合に８バイトの正のオフセットが可能になる。
前述のように、オフセット値の符号を反転し、反転符号
値をオフセットと初期アドレスの合計に加算することに
よって、オフセットの正の範囲を１だけ効果的に増加す
る。したがって２進値０１１１は１０進値＋８と解釈す
る。ここでも、この方法を使用する場合はゼロのオフセ
ットは不可能である。
【００４５】ここに記載した第２の例では、プレインク
リメントが説明されおり、このプレインクリメントで
は、オフセットを、次のデータ処理動作で使用する前に
予め、ポインタ・レジスタ（スタック・ポインタ５８）
内に格納された値に加算する。オートインクリメント動
作およびオートデクリメント動作では多くのバリエーシ
ョンが存在する。たとえば演算がある結果を生成し、こ
の結果をポインタ・レジスタ内に格納した後、その結果
がオフセットだけ増分される。これをポストインクリメ
ントという。同様にポインタ・レジスタに格納された値
からオフセットを差し引いてもよい。ポインタ・レジス
タ内の値を使用して演算のオペランドにアクセスする前
に減算が発生する場合には、その演算をプレデクリメン
トという。ポインタ・レジスタ内の値を使用して演算の
オペランドにアクセスした後に減算が発生する場合に
は、この演算をポスト・デクリメントという。同様に第
２の例ではスタック・ポインタ５８を使用しているが、
前述のポインタ・レジスタのいずれを使用してもよい。
たとえばもう一つのインデックス・レジスタまたは汎用
レジスタを使用してもよい。
リメントが説明されおり、このプレインクリメントで
は、オフセットを、次のデータ処理動作で使用する前に
予め、ポインタ・レジスタ（スタック・ポインタ５８）
内に格納された値に加算する。オートインクリメント動
作およびオートデクリメント動作では多くのバリエーシ
ョンが存在する。たとえば演算がある結果を生成し、こ
の結果をポインタ・レジスタ内に格納した後、その結果
がオフセットだけ増分される。これをポストインクリメ
ントという。同様にポインタ・レジスタに格納された値
からオフセットを差し引いてもよい。ポインタ・レジス
タ内の値を使用して演算のオペランドにアクセスする前
に減算が発生する場合には、その演算をプレデクリメン
トという。ポインタ・レジスタ内の値を使用して演算の
オペランドにアクセスした後に減算が発生する場合に
は、この演算をポスト・デクリメントという。同様に第
２の例ではスタック・ポインタ５８を使用しているが、
前述のポインタ・レジスタのいずれを使用してもよい。
たとえばもう一つのインデックス・レジスタまたは汎用
レジスタを使用してもよい。
【００４６】ここに記載する本発明の実施例では、５ビ
ット・オフセット値の正の範囲は、より意味のあるオフ
セット値を使用して情報にアクセスできるように１だけ
効果的に増加する。たとえばオフセットを計算するシス
テムの先行技術の実現では、−１６から＋１５バイトの
範囲が命令に対する最大範囲であり、これは符号化のた
めに１ポストバイトのみを必要とした。前述のように、
オフセットをポストバイトの中で提供する場合には、ポ
ストバイトを形成するビットの一部分を使用して、ポイ
ンタ・レジスタと実行する演算の種類を指定しなければ
ならない。ビットの残りの部分はオフセット値を指定す
るのに使用できる。一般的であり、またここに記載する
本発明の実施例で示しているように、ポストバイト内で
オフセット値を指定するには、５ビットのみが使用でき
る。
ット・オフセット値の正の範囲は、より意味のあるオフ
セット値を使用して情報にアクセスできるように１だけ
効果的に増加する。たとえばオフセットを計算するシス
テムの先行技術の実現では、−１６から＋１５バイトの
範囲が命令に対する最大範囲であり、これは符号化のた
めに１ポストバイトのみを必要とした。前述のように、
オフセットをポストバイトの中で提供する場合には、ポ
ストバイトを形成するビットの一部分を使用して、ポイ
ンタ・レジスタと実行する演算の種類を指定しなければ
ならない。ビットの残りの部分はオフセット値を指定す
るのに使用できる。一般的であり、またここに記載する
本発明の実施例で示しているように、ポストバイト内で
オフセット値を指定するには、５ビットのみが使用でき
る。
【００４７】デジタル処理システム内のデータが１５バ
イト増分で配列されていることは稀である。むしろ、８
や１６などの２の累乗のバイトが通常使用される。した
がって先行技術の実現では、１６バイトのオフセットを
符号化するのにさらに１バイトのプログラミング空間を
必要とする。本発明では、ユーザが貴重なプログラミン
グ空間をさらに１バイト使用せずに、最大１６バイトの
オフセットまで計算できるようにしている。８ビットの
オフセットを使用する場合には、さらに１バイトのプロ
グラミング空間を必要とせずに、＋１２８バイトのオフ
セットを使用できる。またＡＬＵ５２の構造を改良する
ことによって、本発明の実施例はまた、＋３２７６８な
どより大きな２進の複数バイトのオフセット範囲を拡張
するのに使用できる。
イト増分で配列されていることは稀である。むしろ、８
や１６などの２の累乗のバイトが通常使用される。した
がって先行技術の実現では、１６バイトのオフセットを
符号化するのにさらに１バイトのプログラミング空間を
必要とする。本発明では、ユーザが貴重なプログラミン
グ空間をさらに１バイト使用せずに、最大１６バイトの
オフセットまで計算できるようにしている。８ビットの
オフセットを使用する場合には、さらに１バイトのプロ
グラミング空間を必要とせずに、＋１２８バイトのオフ
セットを使用できる。またＡＬＵ５２の構造を改良する
ことによって、本発明の実施例はまた、＋３２７６８な
どより大きな２進の複数バイトのオフセット範囲を拡張
するのに使用できる。
【００４８】また先行技術の実現では、オートインクリ
メント動作およびオートデクリメント動作は、ポインタ
・レジスタの内容が、１もしくは２バイト増加もしくは
減少できるようにしているだけであった。したがってイ
ンクリメント動作もしくはデクリメント動作中の移動範
囲が厳しく制限されていた。ここに記載する本発明の実
施例では、ポインタ・レジスタ内の一つの値は最高８バ
イト増加もしくは減少できる。また２の累乗である境界
を有するインクリメント動作およびデクリメント動作を
可能にすることによって、データはより簡単に、また大
量のプログラミング空間を消費せずにアクセスできる。
オートインクリメント動作およびオートデクリメント動
作の有用な正の範囲が増加する。前述したように、デジ
タル処理システム内のデータは通常、８や１６などの２
の累乗のバイトで配列される。そのため先行技術の実現
は、データの中をテーブル形式で進行するために便利な
実現は可能になっていない。ここに記載する本発明で
は、一つの命令により８バイトおよび１６バイト増分
で、何テーブルものデータを読み取ることができ、この
命令は迅速に実行されて、過度のプログラミング空間を
必要としない。
メント動作およびオートデクリメント動作は、ポインタ
・レジスタの内容が、１もしくは２バイト増加もしくは
減少できるようにしているだけであった。したがってイ
ンクリメント動作もしくはデクリメント動作中の移動範
囲が厳しく制限されていた。ここに記載する本発明の実
施例では、ポインタ・レジスタ内の一つの値は最高８バ
イト増加もしくは減少できる。また２の累乗である境界
を有するインクリメント動作およびデクリメント動作を
可能にすることによって、データはより簡単に、また大
量のプログラミング空間を消費せずにアクセスできる。
オートインクリメント動作およびオートデクリメント動
作の有用な正の範囲が増加する。前述したように、デジ
タル処理システム内のデータは通常、８や１６などの２
の累乗のバイトで配列される。そのため先行技術の実現
は、データの中をテーブル形式で進行するために便利な
実現は可能になっていない。ここに記載する本発明で
は、一つの命令により８バイトおよび１６バイト増分
で、何テーブルものデータを読み取ることができ、この
命令は迅速に実行されて、過度のプログラミング空間を
必要としない。
【００４９】ユーザはゼロのオフセットを指定する機能
は持たないが、「ノー・オフセット」演算を実行するた
めに、通常は他の演算コードおよび演算方法もシステム
内に存在する。たとえば特殊命令コードは一般にほとん
どのデータ処理装置内に存在し、ノー・オフセットを有
する演算の実行を開始する。そのため先行技術のシステ
ムでノーオフセット演算を実行するために通常使用され
るコードは冗長性があり、データ処理装置の機能性を損
なわずにこれを排除できる。このことは、インデックス
・アドレッシング，オートインクリメント動作およびオ
ートデクリメント動作に等しく適用できる。
は持たないが、「ノー・オフセット」演算を実行するた
めに、通常は他の演算コードおよび演算方法もシステム
内に存在する。たとえば特殊命令コードは一般にほとん
どのデータ処理装置内に存在し、ノー・オフセットを有
する演算の実行を開始する。そのため先行技術のシステ
ムでノーオフセット演算を実行するために通常使用され
るコードは冗長性があり、データ処理装置の機能性を損
なわずにこれを排除できる。このことは、インデックス
・アドレッシング，オートインクリメント動作およびオ
ートデクリメント動作に等しく適用できる。
【００５０】ここに記載する本発明の実現は例示目的で
提示している。しかしながらここに記載する機能を実行
するには、他にも多くの実現が存在し得る。たとえばこ
こではインデックス・アドレッシング，オートインクリ
メント動作およびオートデクリメント動作のみを詳細に
説明しているが、本発明はいくつかの分岐型演算を含む
ように拡張できる。分岐演算を実行する際に必要なオフ
セットは、ここに記載する方法および回路、または本発
明の別の実施例を用いて計算してもよい。そのため分岐
命令のオフセット範囲は、２の累乗である境界を有する
ように拡張できる。
提示している。しかしながらここに記載する機能を実行
するには、他にも多くの実現が存在し得る。たとえばこ
こではインデックス・アドレッシング，オートインクリ
メント動作およびオートデクリメント動作のみを詳細に
説明しているが、本発明はいくつかの分岐型演算を含む
ように拡張できる。分岐演算を実行する際に必要なオフ
セットは、ここに記載する方法および回路、または本発
明の別の実施例を用いて計算してもよい。そのため分岐
命令のオフセット範囲は、２の累乗である境界を有する
ように拡張できる。
【００５１】ここでは本発明の原理を説明してきたが、
この説明が例示目的だけのためであって、本発明の範囲
を限定するものでないことを当業者は明確に理解しよ
う。したがって添付請求の範囲は、本発明の真正の意図
および範囲に属する本発明のすべての変形をカバーする
ことを意図している。
この説明が例示目的だけのためであって、本発明の範囲
を限定するものでないことを当業者は明確に理解しよ
う。したがって添付請求の範囲は、本発明の真正の意図
および範囲に属する本発明のすべての変形をカバーする
ことを意図している。
【図１】本発明に基づくデータ処理システムのブロック
図を示す。
図を示す。
【図２】図１の実行装置のブロック図を示す。
【図３】図２の論理演算装置のブロック図を示す。
１０ データ処理システム １２ ＣＰＵ １４ 実行装置 １６ バス制御論理回路 １８ 命令デコード論理回路 ２０ 制御装置 ２２ シーケンサ ２４ 発振器 ２６ 電源回路 ２８ タイミング回路 ３０ 外部バス・インタフェース ３２ 内部メモリ ３３ 外部データ・バス ３４ 内部データ・バス ３６ 内部アドレス・バス ３８ タイミング制御バス ４０ データ・バッファ ４１ 外部情報バス ４８ Ａ入力制御回路 ５０ Ａ入力マルチプレクサ ５２ 論理演算装置（ＡＬＵ） ５４ Ｂ入力制御回路 ５６ Ｂ入力マルチプレクサ ５８ スタック・ポインタ ６０ インデックス・レジスタ ６５ Ｍｉｃｒｏ−ＲＯＭ制御バス ６６ 情報バスＡ ９８ インバータ １００，１０２，１０４，１０６，１０８ 加算器 １２０ 結果バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エイ・ランガン アメリカ合衆国テキサス州オースティン、 グラナダ・ヒルズ・ドライヴ9126 (72)発明者 ジェイムズ・エル・ブロスギーニ アメリカ合衆国テキサス州オースティン、 フェンス・ライン6901
Claims (2)
- 【請求項１】 オフセット合計を計算するためのデータ
処理システム（１０）であって：オフセット値を有する
命令を受け取るためのインタフェース手段（４０）であ
って、前記命令は実行する演算を指定するための第１部
分、および符号部分と絶対値部分の両方を有するオフセ
ット値を指定するための第２部分を有し、また前記イン
タフェース手段は第１アドレス値を受け取る、ところの
インタフェース手段；前記命令をデコードして、複数の
制御信号を与えるための命令デコード（１８）手段は、
前記命令を受け取るために前記入力手段に結合されてい
る、命令デコード手段；前記命令の実行中に前記第１ア
ドレス値を格納するためのレジスタ（６０）であって、
前記第１アドレス値を受け取るために前記インタフェー
ス手段に結合されているレジスタ；および前記第１アド
レス値の一部分を受け取るために前記レジスタに結合さ
れた論理演算回路（５２）であって、前記論理演算回路
は前記オフセット値を受け取るために前記入力手段に結
合されており、前記論理演算回路は前記複数の制御信号
の一部分を受け取るために前記命令デコード手段に結合
されており、前記論理演算回路は前記オフセット値の前
記符号部分を反転して反転オフセット符号値を提供し、
前記論理演算回路は前記第１アドレス値，前記オフセッ
ト値の前記符号部分と前記絶対値部分，および前記反転
オフセット符号値のそれぞれを加算してオフセット合計
を生成し、前記オフセット合計は前記第１アドレス値の
対称的範囲内にあるが、前記第１アドレス値には等しく
ない、論理演算回路（５２）；によって構成されること
を特徴とするデータ処理システム。 - 【請求項２】 オフセット合計を計算する方法であっ
て：オフセット値を有する命令を受け取る段階（１８）
であって、前記命令は実行する演算を指定する第１部
分、および符号部分と絶対値部分の両方を有する前記オ
フセット値を指定するための第２部分を有する、ところ
の段階；第１アドレス値を受け取る段階（６０）；前記
命令を受け取ることに応答して、複数の制御信号を与え
るために前記命令をデコードする段階（１８）；前記命
令の実行中に前記第１アドレス値を格納する段階（６
０）；前記オフセット値の前記符号部分を反転して、反
転オフセット符号値を提供する段階（９８）；および前
記第１アドレス値，前記オフセット値の前記符号部分と
前記絶対値部分，および前記反転オフセット符号値のそ
れぞれを加算して、オフセット合計を生成する段階であ
って、前記オフセット合計は前記第１アドレス値の対称
的範囲内にあるが、前記第１アドレス値には等しくない
段階；によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US967295 | 1992-10-27 | ||
| US07/967,295 US5386534A (en) | 1992-10-27 | 1992-10-27 | Data processing system for generating symmetrical range of addresses of instructing-address-value with the use of inverting sign value |
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