JPH1010576A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
薄膜トランジスタアレイ基板およびその製造方法Info
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- JPH1010576A JPH1010576A JP16775696A JP16775696A JPH1010576A JP H1010576 A JPH1010576 A JP H1010576A JP 16775696 A JP16775696 A JP 16775696A JP 16775696 A JP16775696 A JP 16775696A JP H1010576 A JPH1010576 A JP H1010576A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】
【課題】 ソース電極配線と画素電極を層間絶縁膜を介
して別層に形成する構造の薄膜トランジスタにおいて、
コンタクトホール部分における画素電極膜の断切れを防
止し、かつドレイン電極と画素電極との接続抵抗を低く
安定化させる。 【解決手段】 ソース・ドレイン電極１０・１３上に層
間絶縁膜１４とこの層間絶縁膜１４上に透明画素電極１
５を有し、ドレイン電極１３上の層間絶縁膜１４に形成
されたコンタクトホール１６を介して、透明画素電極１
５がドレイン電極１３と電気的に接続されている構成で
あって、ソース・ドレイン電極１０・１３を、上部がＩ
ＴＯ層９・１２、下部が金属層８・１１の２層構造とす
る。そしてこれら２層は連続形成される。
して別層に形成する構造の薄膜トランジスタにおいて、
コンタクトホール部分における画素電極膜の断切れを防
止し、かつドレイン電極と画素電極との接続抵抗を低く
安定化させる。 【解決手段】 ソース・ドレイン電極１０・１３上に層
間絶縁膜１４とこの層間絶縁膜１４上に透明画素電極１
５を有し、ドレイン電極１３上の層間絶縁膜１４に形成
されたコンタクトホール１６を介して、透明画素電極１
５がドレイン電極１３と電気的に接続されている構成で
あって、ソース・ドレイン電極１０・１３を、上部がＩ
ＴＯ層９・１２、下部が金属層８・１１の２層構造とす
る。そしてこれら２層は連続形成される。
Description
【発明の属する技術分野】本発明は、液晶表示装置など
のスイッチング素子として応用される薄膜トランジスタ
アレイ基板およびその製造方法に関するものである。
のスイッチング素子として応用される薄膜トランジスタ
アレイ基板およびその製造方法に関するものである。
【０００１】
【従来の技術】図３は薄膜トランジスタ（以下、ＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とい
う）を応用した液晶表示装置の回路構成例を模式的に表
したものである。複数本のゲートバス配線３とこれらと
直交するように設けられた複数のソースバス配線７の各
交点にスイッチング素子として薄膜トランジスタ（ＴＦ
Ｔ）１７を備えている。ゲートバス配線３のなかで、例
えばＸｉが選択されると、これに連なるＴＦＴ１７のゲ
ートは一斉にオンし、これらオンしたＴＦＴ１７のソー
スを通して、ソースバス配線７より画像情報に対応した
信号電圧がＴＦＴ１７のドレインに伝達される。ドレイ
ンには画素電極１５が接続され、この画素電極１５と液
晶層１８を挟んで他方の基板上に形成された対向電極１
９との電位差により、液晶層１８の光透過率を変化させ
て画像表示を行う。
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とい
う）を応用した液晶表示装置の回路構成例を模式的に表
したものである。複数本のゲートバス配線３とこれらと
直交するように設けられた複数のソースバス配線７の各
交点にスイッチング素子として薄膜トランジスタ（ＴＦ
Ｔ）１７を備えている。ゲートバス配線３のなかで、例
えばＸｉが選択されると、これに連なるＴＦＴ１７のゲ
ートは一斉にオンし、これらオンしたＴＦＴ１７のソー
スを通して、ソースバス配線７より画像情報に対応した
信号電圧がＴＦＴ１７のドレインに伝達される。ドレイ
ンには画素電極１５が接続され、この画素電極１５と液
晶層１８を挟んで他方の基板上に形成された対向電極１
９との電位差により、液晶層１８の光透過率を変化させ
て画像表示を行う。
【０００２】Ｘｉが非選択状態になると、これに連なる
ＴＦＴ１７のゲートはオフし、引き続きＸｊが選択され
上記と同様な動作が行われる。なおゲートがオフした後
も、画素電極１５と対向電極１９との電位差は、次に同
一のゲートバス配線が選択されるまでは液晶層１８によ
り保持される。
ＴＦＴ１７のゲートはオフし、引き続きＸｊが選択され
上記と同様な動作が行われる。なおゲートがオフした後
も、画素電極１５と対向電極１９との電位差は、次に同
一のゲートバス配線が選択されるまでは液晶層１８によ
り保持される。
【０００３】ところで、表示装置の高精細化という市場
のニーズに伴い、配線本数やＴＦＴの数を増加させねば
ならず、必然的に基板内に占める総画素面積が小さくな
り開口率の低下をもたらす。そこでできる限り画素面積
を大きくする必要性がある。
のニーズに伴い、配線本数やＴＦＴの数を増加させねば
ならず、必然的に基板内に占める総画素面積が小さくな
り開口率の低下をもたらす。そこでできる限り画素面積
を大きくする必要性がある。
【０００４】図４は従来のＴＦＴ構造の一例を示す平面
図であるが、ソース電極１０・ドレイン電極１３と画素
電極１５が同一面上に形成されるため、ソース電極１０
およびソースバス配線７と画素電極１５との間で短絡を
生じやすく、１０μｍ以上は両者の間隔を開けることが
望ましい。このことが開口率の向上を妨げる最大の原因
の一つになっている。
図であるが、ソース電極１０・ドレイン電極１３と画素
電極１５が同一面上に形成されるため、ソース電極１０
およびソースバス配線７と画素電極１５との間で短絡を
生じやすく、１０μｍ以上は両者の間隔を開けることが
望ましい。このことが開口率の向上を妨げる最大の原因
の一つになっている。
【０００５】そこでこの問題を解決するために、例えば
特開平２−２０８６３６号公報では図５に示すような技
術が開示されている。また図６には図５中に示されたＢ
−Ｂ線に沿った断面図を示す。
特開平２−２０８６３６号公報では図５に示すような技
術が開示されている。また図６には図５中に示されたＢ
−Ｂ線に沿った断面図を示す。
【０００６】この従来技術のＴＦＴ構成は以下の通りで
ある。まずガラス基板１上にタンタルを４００ｎｍスパ
ッタ蒸着した後、フォトリソグラフィー技術によってゲ
ート電極２を形成し、次に全面にゲート絶縁膜４となる
窒化シリコンを４００ｎｍ、半導体層５となるアモルフ
ァスシリコンを１００ｎｍ、コンタクト層６となるｎ型
アモルファスシリコンを４５ｎｍ、ソース・ドレイン電
極１０・１３となるモリブデンを３００ｎｍを連続的に
積層し、図５に示すごときパターンに加工してソースバ
ス配線７を形成する。次いでモリブデンおよびｎ型アモ
ルファスシリコンをソース電極１０側とドレイン電極１
３側とに分割するため選択的にエッチング除去した後、
全面に層間絶縁膜１４となる窒化シリコン膜を４００ｎ
ｍの膜厚になるようプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
次にドレイン電極１３上の層間絶縁膜１４にコンタクト
ホール１６を形成する。最後に透明電極としての酸化錫
インジウム（ＩＴＯ）を通常５０ｎｍ程度の膜厚にスパ
ッタ蒸着し、加工して画素電極１５をコンタクトホール
１６でドレイン電極１３と電気的に接続するように形成
する。
ある。まずガラス基板１上にタンタルを４００ｎｍスパ
ッタ蒸着した後、フォトリソグラフィー技術によってゲ
ート電極２を形成し、次に全面にゲート絶縁膜４となる
窒化シリコンを４００ｎｍ、半導体層５となるアモルフ
ァスシリコンを１００ｎｍ、コンタクト層６となるｎ型
アモルファスシリコンを４５ｎｍ、ソース・ドレイン電
極１０・１３となるモリブデンを３００ｎｍを連続的に
積層し、図５に示すごときパターンに加工してソースバ
ス配線７を形成する。次いでモリブデンおよびｎ型アモ
ルファスシリコンをソース電極１０側とドレイン電極１
３側とに分割するため選択的にエッチング除去した後、
全面に層間絶縁膜１４となる窒化シリコン膜を４００ｎ
ｍの膜厚になるようプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
次にドレイン電極１３上の層間絶縁膜１４にコンタクト
ホール１６を形成する。最後に透明電極としての酸化錫
インジウム（ＩＴＯ）を通常５０ｎｍ程度の膜厚にスパ
ッタ蒸着し、加工して画素電極１５をコンタクトホール
１６でドレイン電極１３と電気的に接続するように形成
する。
【０００７】この特開平２−２０８６３６号公報に開示
の技術の特徴は、ソース電極配線と画素電極とを層間絶
縁膜を介して別層に形成することにより、ソース電極配
線と画素電極間の短絡を防止し、両者の間隔を小さくで
きることから、画素の開口率を向上することができる点
である。
の技術の特徴は、ソース電極配線と画素電極とを層間絶
縁膜を介して別層に形成することにより、ソース電極配
線と画素電極間の短絡を防止し、両者の間隔を小さくで
きることから、画素の開口率を向上することができる点
である。
【０００８】しかしこの技術では、ドレイン電極１３と
画素電極１５との接続抵抗が不安定であり、場合によっ
ては非常に高くなるという問題がある。それは層間絶縁
膜１４の成膜時、層間絶縁膜１４にコンタクトホール１
６を形成する時、そして画素電極１５となるＩＴＯをス
パッタ成膜する時に、ドレイン電極１３の金属層表面に
おいて汚染や変質が生じるためである。
画素電極１５との接続抵抗が不安定であり、場合によっ
ては非常に高くなるという問題がある。それは層間絶縁
膜１４の成膜時、層間絶縁膜１４にコンタクトホール１
６を形成する時、そして画素電極１５となるＩＴＯをス
パッタ成膜する時に、ドレイン電極１３の金属層表面に
おいて汚染や変質が生じるためである。
【０００９】プラズマＣＶＤ法で窒化シリコンなどの層
間絶縁膜１４を形成する際、基板をおよそ３００℃にま
で加熱する必要性があり、つまりドレイン電極１３の金
属表面は非常に酸化されやすい環境におかれることにな
る。次に、層間絶縁膜１４に形成するコンタクトホール
１６は、その後上に画素電極１５に用いるＩＴＯ膜の段
差切れを回避するため良好なテーパ形状を実現させねば
ならず、湿式エッチングではテーパ形状を作り難いこと
から、ドライエッチングにより形成する必要がある。し
かしながら、コンタクトホール１６の形成にドライエッ
チングを用いた場合、エッチングに用いるガスによるス
パッタおよびマスクに用いるフォトレジスト膜のデポジ
ションによってドレイン電極１３の金属表面が汚染され
る。さらに、画素電極１５として用いるＩＴＯをスパッ
タ成膜する際、通常酸素雰囲気中において行われる作業
であるので、ドレイン電極１３の金属表面が酸化され
る。また、ＩＴＯ中の酸素と反応して酸化することも考
えられる。
間絶縁膜１４を形成する際、基板をおよそ３００℃にま
で加熱する必要性があり、つまりドレイン電極１３の金
属表面は非常に酸化されやすい環境におかれることにな
る。次に、層間絶縁膜１４に形成するコンタクトホール
１６は、その後上に画素電極１５に用いるＩＴＯ膜の段
差切れを回避するため良好なテーパ形状を実現させねば
ならず、湿式エッチングではテーパ形状を作り難いこと
から、ドライエッチングにより形成する必要がある。し
かしながら、コンタクトホール１６の形成にドライエッ
チングを用いた場合、エッチングに用いるガスによるス
パッタおよびマスクに用いるフォトレジスト膜のデポジ
ションによってドレイン電極１３の金属表面が汚染され
る。さらに、画素電極１５として用いるＩＴＯをスパッ
タ成膜する際、通常酸素雰囲気中において行われる作業
であるので、ドレイン電極１３の金属表面が酸化され
る。また、ＩＴＯ中の酸素と反応して酸化することも考
えられる。
【００１０】以上のようにドレイン電極１３の表面が汚
染、変質する機会が多く、したがって画素電極１５との
接続抵抗もドレイン電極１３の表面状態に依存して不安
定であり、トランジスタ素子の品質を劣化させる原因と
なる。
染、変質する機会が多く、したがって画素電極１５との
接続抵抗もドレイン電極１３の表面状態に依存して不安
定であり、トランジスタ素子の品質を劣化させる原因と
なる。
【００１１】その解決法として、例えば特開平５−１８
８３９７号公報において、コンタクトホールの加工を２
回に分けて行うことで、層間絶縁膜の段差を２段階のス
テップ構造とし、コンタクトホールにおける透明画素電
極のカバレージを良好にする技術が開示されている。図
７はその実施例を示すＴＦＴの断面図である。
８３９７号公報において、コンタクトホールの加工を２
回に分けて行うことで、層間絶縁膜の段差を２段階のス
テップ構造とし、コンタクトホールにおける透明画素電
極のカバレージを良好にする技術が開示されている。図
７はその実施例を示すＴＦＴの断面図である。
【００１２】その構成は、まずガラス基板１上にクロ
ム、ニクロム、タンタルよりなる金属をスパッタにより
１００〜３００ｎｍ程度成膜し、その後フォトリソグラ
フィー技術によってゲート電極２を形成する。次にプラ
ズマＣＶＤ法によりゲート絶縁膜４となる窒化シリコン
膜を膜厚１００〜４００ｎｍ、アモルファスシリコンの
半導体層５を膜厚５０〜２００ｎｍ、ｎ型アモルファス
シリコンのコンタクト層６を、それぞれ堆積させた後、
コンタクト層６と半導体層５を島状の所定の形状に加工
する。次いでアルミニウム、クロム、ニクロムなどより
なる金属層を３００〜１０００ｎｍ程度成膜し、加工し
てソース電極１０およびドレイン電極１３を形成する。
その後、チャネル層上の不要なコンタクト層６をエッチ
ング除去する。そしてプラズマＣＶＤ法により、窒化シ
リコン膜などからなる層間絶縁膜１４を形成した後、異
種の穴形状のフォトリソマスクを用いて第１回目のコン
タクトホール２０、第２回目のコンタクトホール２１の
２回に分けて加工することにより、層間絶縁膜１４であ
る窒化シリコン膜の段差を２段階のステップ構造とした
コンタクトホールを形成する。その後ＩＴＯ膜を１００
ｎｍ程度成膜、加工して画素電極１５を形成している。
ム、ニクロム、タンタルよりなる金属をスパッタにより
１００〜３００ｎｍ程度成膜し、その後フォトリソグラ
フィー技術によってゲート電極２を形成する。次にプラ
ズマＣＶＤ法によりゲート絶縁膜４となる窒化シリコン
膜を膜厚１００〜４００ｎｍ、アモルファスシリコンの
半導体層５を膜厚５０〜２００ｎｍ、ｎ型アモルファス
シリコンのコンタクト層６を、それぞれ堆積させた後、
コンタクト層６と半導体層５を島状の所定の形状に加工
する。次いでアルミニウム、クロム、ニクロムなどより
なる金属層を３００〜１０００ｎｍ程度成膜し、加工し
てソース電極１０およびドレイン電極１３を形成する。
その後、チャネル層上の不要なコンタクト層６をエッチ
ング除去する。そしてプラズマＣＶＤ法により、窒化シ
リコン膜などからなる層間絶縁膜１４を形成した後、異
種の穴形状のフォトリソマスクを用いて第１回目のコン
タクトホール２０、第２回目のコンタクトホール２１の
２回に分けて加工することにより、層間絶縁膜１４であ
る窒化シリコン膜の段差を２段階のステップ構造とした
コンタクトホールを形成する。その後ＩＴＯ膜を１００
ｎｍ程度成膜、加工して画素電極１５を形成している。
【００１３】この技術により、湿式エッチングにおいて
も画素ＩＴＯ膜のコンタクトホール部におけるカバレー
ジを良好にすることが可能である。したがってドライエ
ッチング法を用いた場合に生じるドレイン電極１３の表
面汚染が防止でき、画素電極１５との接続抵抗の安定性
を向上させる効果がある。
も画素ＩＴＯ膜のコンタクトホール部におけるカバレー
ジを良好にすることが可能である。したがってドライエ
ッチング法を用いた場合に生じるドレイン電極１３の表
面汚染が防止でき、画素電極１５との接続抵抗の安定性
を向上させる効果がある。
【００１４】しかしながら、層間絶縁膜１４である窒化
シリコン膜を２００ｎｍ以上の膜厚とし、画素電極１５
であるＩＴＯ膜を５０ｎｍ以下とした場合には、コンタ
クトホール段差部、特にコンタクトホール入り口の角部
におけるＩＴＯ膜の断線を完全に防止することはできな
い。
シリコン膜を２００ｎｍ以上の膜厚とし、画素電極１５
であるＩＴＯ膜を５０ｎｍ以下とした場合には、コンタ
クトホール段差部、特にコンタクトホール入り口の角部
におけるＩＴＯ膜の断線を完全に防止することはできな
い。
【００１５】また上記技術の欠点として、コンタクトホ
ールの形成に２回のフォトリソグラフィー工程が必要な
点があげられる。別々のレジスト膜マスクを設けて２回
露光・現像処理するということは、それだけ処理工程が
増加するということで、歩留まり低下やコスト増大の原
因になるとともに、それだけ位置合わせ誤差を考慮する
必要があり、その結果としてＴＦＴの微細化が阻害され
るという問題がある。
ールの形成に２回のフォトリソグラフィー工程が必要な
点があげられる。別々のレジスト膜マスクを設けて２回
露光・現像処理するということは、それだけ処理工程が
増加するということで、歩留まり低下やコスト増大の原
因になるとともに、それだけ位置合わせ誤差を考慮する
必要があり、その結果としてＴＦＴの微細化が阻害され
るという問題がある。
【００１６】その他に、公知の技術としてスパッタエッ
チング法が存在する。層間絶縁膜のコンタクト形成後
に、スパッタエッチによって汚染・変質した金属層表面
のみをエッチング除去した後、同一真空中で連続して画
素電極であるＩＴＯをスパッタ成膜して、接続抵抗を安
定化するという方法である。しかしＩＴＯ成膜工程にお
いて、やはり金属層表面は酸化変質するので、問題があ
る。さらにＴＦＴを表示装置として利用する場合には、
ＴＦＴを作製すべき基板が非常に大きくなるため、スパ
ッタエッチを行うべき装置も大がかりなものが必要とな
り、結局実用性に乏しい手段であるといえる。
チング法が存在する。層間絶縁膜のコンタクト形成後
に、スパッタエッチによって汚染・変質した金属層表面
のみをエッチング除去した後、同一真空中で連続して画
素電極であるＩＴＯをスパッタ成膜して、接続抵抗を安
定化するという方法である。しかしＩＴＯ成膜工程にお
いて、やはり金属層表面は酸化変質するので、問題があ
る。さらにＴＦＴを表示装置として利用する場合には、
ＴＦＴを作製すべき基板が非常に大きくなるため、スパ
ッタエッチを行うべき装置も大がかりなものが必要とな
り、結局実用性に乏しい手段であるといえる。
【００１７】
【発明が解決しようとする課題】上述のように従来の技
術では、ソース電極配線と画素電極を層間絶縁膜を介し
て別層に形成する構造のＴＦＴにおいて、層間絶縁膜に
形成するコンタクトホール段差部における画素電極膜の
断線を防止するには、ドライエッチングによるテーパ形
状の実現が必要不可欠であり、したがってその際生じる
ドレイン電極表面の汚染およびその他の工程における表
面変質により、ドレイン電極と画素電極との接続抵抗を
安定化させることが非常に困難であり、よって電気的に
確実に接続した状態で形成することができないという問
題がある。
術では、ソース電極配線と画素電極を層間絶縁膜を介し
て別層に形成する構造のＴＦＴにおいて、層間絶縁膜に
形成するコンタクトホール段差部における画素電極膜の
断線を防止するには、ドライエッチングによるテーパ形
状の実現が必要不可欠であり、したがってその際生じる
ドレイン電極表面の汚染およびその他の工程における表
面変質により、ドレイン電極と画素電極との接続抵抗を
安定化させることが非常に困難であり、よって電気的に
確実に接続した状態で形成することができないという問
題がある。
【００１８】本発明の目的は、ソース電極配線と画素電
極を別の層に形成する構造の薄膜トランジスタ素子にお
いて、特別な技術やフォトリソグラフィー工程を増加さ
せることなく、またコンタクトホール部分における画素
電極膜の断切れを考慮する必要なく、ドレイン電極と画
素電極との接続抵抗を低く安定化させた信頼性の高い薄
膜トランジスタアレイ基板およびその製造方法を提供す
ることにある。
極を別の層に形成する構造の薄膜トランジスタ素子にお
いて、特別な技術やフォトリソグラフィー工程を増加さ
せることなく、またコンタクトホール部分における画素
電極膜の断切れを考慮する必要なく、ドレイン電極と画
素電極との接続抵抗を低く安定化させた信頼性の高い薄
膜トランジスタアレイ基板およびその製造方法を提供す
ることにある。
【００１９】
【課題を解決するための手段】本発明は、透光性絶縁基
板上に形成されたボトムゲート型薄膜トランジスタアレ
イ基板において、前記ボトムゲート型薄膜トランジスタ
のソース・ドレイン電極上に層間絶縁膜とこの層間絶縁
膜上に透明画素電極を有し、ドレイン電極上の層間絶縁
膜に形成されたコンタクトホールを介して、透明画素電
極がドレイン電極と電気的に接続されており、ソース・
ドレイン電極が、上部がＩＴＯ層、下部が金属層の２層
構造であることを特徴とする。そして、これら２層の金
属層は連続形成される。
板上に形成されたボトムゲート型薄膜トランジスタアレ
イ基板において、前記ボトムゲート型薄膜トランジスタ
のソース・ドレイン電極上に層間絶縁膜とこの層間絶縁
膜上に透明画素電極を有し、ドレイン電極上の層間絶縁
膜に形成されたコンタクトホールを介して、透明画素電
極がドレイン電極と電気的に接続されており、ソース・
ドレイン電極が、上部がＩＴＯ層、下部が金属層の２層
構造であることを特徴とする。そして、これら２層の金
属層は連続形成される。
【００２０】本発明によれば、ソース・ドレイン電極の
形成において金属層とＩＴＯ層とは連続成膜されるた
め、金属層表面が変質することはほとんどなく、かつ接
触面積も大きいことから、金属層とＩＴＯ層との電気的
接続は安定でかつ低抵抗なものである。またＩＴＯ層表
面は、プラズマＣＶＤによる層間絶縁膜成膜時の熱酸化
やコンタクトホール形成時のドライエッチングによる表
面汚染が、クロムなどの金属と比較して軽少であるとと
もに、透明画素電極としてＩＴＯ膜を用いれば、同じ組
成どうしであるがゆえに電気的接続は安定である。
形成において金属層とＩＴＯ層とは連続成膜されるた
め、金属層表面が変質することはほとんどなく、かつ接
触面積も大きいことから、金属層とＩＴＯ層との電気的
接続は安定でかつ低抵抗なものである。またＩＴＯ層表
面は、プラズマＣＶＤによる層間絶縁膜成膜時の熱酸化
やコンタクトホール形成時のドライエッチングによる表
面汚染が、クロムなどの金属と比較して軽少であるとと
もに、透明画素電極としてＩＴＯ膜を用いれば、同じ組
成どうしであるがゆえに電気的接続は安定である。
【００２１】以上によりドレイン電極と画素電極が層間
絶縁膜のコンタクトホールを介しても、電気的に安定で
ありかつ低抵抗な接続を実現することが可能である。
絶縁膜のコンタクトホールを介しても、電気的に安定で
ありかつ低抵抗な接続を実現することが可能である。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明にかか
る薄膜トランジスタアレイ基板の一実施例を示す平面図
を示し、図２には図１中に示されたＡ−Ａ線に沿った断
面図を示す。
て図面を参照して詳細に説明する。図１は本発明にかか
る薄膜トランジスタアレイ基板の一実施例を示す平面図
を示し、図２には図１中に示されたＡ−Ａ線に沿った断
面図を示す。
【００２３】まず、ガラス基板１上にクロム、ニクロ
ム、タンタルなどよりなる金属層をスパッタ法により１
００〜３００ｎｍの膜厚に成膜し、その後フォトリソグ
ラフィー技術を用いて所定の形状にエッチング加工して
ゲートバス配線３とゲート電極２を形成する。次にシラ
ンとアンモニアガスを主成分とするプラズマＣＶＤ法に
よりゲート絶縁膜４となる窒化シリコンを膜厚２００〜
６００ｎｍ、シランガスを主成分とするプラズマＣＶＤ
法により半導体層５となるアモルファスシリコンを膜厚
５０〜３００ｎｍ、そしてシランとホスフィンガスを主
成分とするプラズマＣＶＤ法により、半導体層５とこの
後形成するソース・ドレイン電極１０・１３とを電気的
に接続するためのコンタクト層６となるｎ型アモルファ
スシリコンを膜厚３０〜１００ｎｍにそれぞれ堆積させ
る。そして、ｎ型アモルファスシリコン層とアモルファ
スシリコン層を島状の所定の形状に加工する。
ム、タンタルなどよりなる金属層をスパッタ法により１
００〜３００ｎｍの膜厚に成膜し、その後フォトリソグ
ラフィー技術を用いて所定の形状にエッチング加工して
ゲートバス配線３とゲート電極２を形成する。次にシラ
ンとアンモニアガスを主成分とするプラズマＣＶＤ法に
よりゲート絶縁膜４となる窒化シリコンを膜厚２００〜
６００ｎｍ、シランガスを主成分とするプラズマＣＶＤ
法により半導体層５となるアモルファスシリコンを膜厚
５０〜３００ｎｍ、そしてシランとホスフィンガスを主
成分とするプラズマＣＶＤ法により、半導体層５とこの
後形成するソース・ドレイン電極１０・１３とを電気的
に接続するためのコンタクト層６となるｎ型アモルファ
スシリコンを膜厚３０〜１００ｎｍにそれぞれ堆積させ
る。そして、ｎ型アモルファスシリコン層とアモルファ
スシリコン層を島状の所定の形状に加工する。
【００２４】次にクロム、ニクロム、タンタルなどより
なる金属層を膜厚１００〜３００ｎｍ、次いで透明金属
膜としてＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）
層を膜厚１０〜１００ｎｍに連続してスパッタ成膜し、
所定の形状に加工することでソースバス配線７、ソース
電極１０、およびドレイン電極１３を形成する。ソース
電極１０は下部に金属膜からなる第１のソース電極８、
上部にＩＴＯ膜からなる第２のソース電極９の積層構造
であり、またドレイン電極１３も同様に、金属膜からな
る第１のドレイン電極１１とＩＴＯ膜からなる第２のド
レイン電極１２の積層構造である。
なる金属層を膜厚１００〜３００ｎｍ、次いで透明金属
膜としてＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）
層を膜厚１０〜１００ｎｍに連続してスパッタ成膜し、
所定の形状に加工することでソースバス配線７、ソース
電極１０、およびドレイン電極１３を形成する。ソース
電極１０は下部に金属膜からなる第１のソース電極８、
上部にＩＴＯ膜からなる第２のソース電極９の積層構造
であり、またドレイン電極１３も同様に、金属膜からな
る第１のドレイン電極１１とＩＴＯ膜からなる第２のド
レイン電極１２の積層構造である。
【００２５】次にコンタクト層６をソース電極側とドレ
イン電極側とに分割するため、チャネル層上の不要なｎ
型アモルファスシリコン層をエッチング除去する。その
後プラズマＣＶＤ法により、窒化シリコンなどからなる
層間絶縁膜１４を膜厚２００〜４００ｎｍに形成する。
またはポリイミドなどの有機絶縁膜の塗布・焼成によっ
て層間絶縁膜１４を形成しても良い。
イン電極側とに分割するため、チャネル層上の不要なｎ
型アモルファスシリコン層をエッチング除去する。その
後プラズマＣＶＤ法により、窒化シリコンなどからなる
層間絶縁膜１４を膜厚２００〜４００ｎｍに形成する。
またはポリイミドなどの有機絶縁膜の塗布・焼成によっ
て層間絶縁膜１４を形成しても良い。
【００２６】次に、ドレイン電極１３上の層間絶縁膜１
４において、例えば六フッ化硫黄ガスを反応ガスの主成
分とするリアクティブイオンエッチングにより、例えば
８×８μｍ角程度のコンタクトホール１６を形成する。
最後にＩＴＯを膜厚１０〜１００ｎｍスパッタ成膜し、
所定の形状に加工して画素電極１５を形成する。
４において、例えば六フッ化硫黄ガスを反応ガスの主成
分とするリアクティブイオンエッチングにより、例えば
８×８μｍ角程度のコンタクトホール１６を形成する。
最後にＩＴＯを膜厚１０〜１００ｎｍスパッタ成膜し、
所定の形状に加工して画素電極１５を形成する。
【００２７】実際に第１のドレイン電極１１をクロム、
層間絶縁膜１４をプラズマＣＶＤ法による窒化シリコン
膜により構成し、第２のドレイン電極であるＩＴＯ膜の
有無で、８×８μｍのコンタクトホールを介してドレイ
ン電極と画素ＩＴＯ膜との接続抵抗がどうなるかを調査
したところ、ＩＴＯ膜の無い場合には１００Ω〜２０Ｍ
Ωと接続抵抗は大きくばらつき不安定であり、場合によ
って非常に高くなるのに対して、ＩＴＯ膜がある場合に
は１００〜５００Ωと接続抵抗は低く安定している。
層間絶縁膜１４をプラズマＣＶＤ法による窒化シリコン
膜により構成し、第２のドレイン電極であるＩＴＯ膜の
有無で、８×８μｍのコンタクトホールを介してドレイ
ン電極と画素ＩＴＯ膜との接続抵抗がどうなるかを調査
したところ、ＩＴＯ膜の無い場合には１００Ω〜２０Ｍ
Ωと接続抵抗は大きくばらつき不安定であり、場合によ
って非常に高くなるのに対して、ＩＴＯ膜がある場合に
は１００〜５００Ωと接続抵抗は低く安定している。
【００２８】またコンタクトホールのテーパ形状に関し
ては、窒化シリコン膜やポリイミド膜などの層間絶縁膜
を、六フッ化硫黄ガス、または四フッ化炭素と酸素の混
合ガスを反応ガスの主成分として、リアクティブイオン
エッチングを行うことにより、テーパ角４５度程度の良
好な形状が実現可能であり、コンタクトホールの段差部
における画素ＩＴＯ膜の断線が生じる可能性は全くな
い。
ては、窒化シリコン膜やポリイミド膜などの層間絶縁膜
を、六フッ化硫黄ガス、または四フッ化炭素と酸素の混
合ガスを反応ガスの主成分として、リアクティブイオン
エッチングを行うことにより、テーパ角４５度程度の良
好な形状が実現可能であり、コンタクトホールの段差部
における画素ＩＴＯ膜の断線が生じる可能性は全くな
い。
【００２９】なお図１および図２を参照して説明された
実施例は、逆スタガチャネルエッチ型ＴＦＴであるが、
本発明は、チャネル上部に保護絶縁膜を設けた逆スタガ
チャネル保護型ＴＦＴにおいても同様に適用可能であ
る。
実施例は、逆スタガチャネルエッチ型ＴＦＴであるが、
本発明は、チャネル上部に保護絶縁膜を設けた逆スタガ
チャネル保護型ＴＦＴにおいても同様に適用可能であ
る。
【００３０】
【発明の効果】本発明によれば、ソース電極配線と画素
電極を層間絶縁膜を介して別層に形成する薄膜トランジ
スタアレイ基板において、層間絶縁膜に形成するコンタ
クトホールのテーパ形状を良好にし、段差部での画素電
極膜の断線発生を考慮することなく、ドレイン電極と画
素電極との接続抵抗を低く安定化させることが可能であ
る。
電極を層間絶縁膜を介して別層に形成する薄膜トランジ
スタアレイ基板において、層間絶縁膜に形成するコンタ
クトホールのテーパ形状を良好にし、段差部での画素電
極膜の断線発生を考慮することなく、ドレイン電極と画
素電極との接続抵抗を低く安定化させることが可能であ
る。
【００３１】これにより、開口率が大きく、安定した特
性をもつ薄膜トランジスタアレイ基板を形成することが
可能であり、このような基板を液晶表示装置などに応用
すれば、高精細で開口率が高く、また信頼性に優れた表
示装置を実現することができる。
性をもつ薄膜トランジスタアレイ基板を形成することが
可能であり、このような基板を液晶表示装置などに応用
すれば、高精細で開口率が高く、また信頼性に優れた表
示装置を実現することができる。
【図１】本発明による薄膜トランジスタアレイ基板の一
実施例を示す平面図。
実施例を示す平面図。
【図２】図１をＡ−Ａ線に沿って切断したときの断面
図。
図。
【図３】薄膜トランジスタアレイ基板を応用した液晶表
示装置の構成例を示した電気回路図。
示装置の構成例を示した電気回路図。
【図４】従来の薄膜トランジスタアレイ基板の一例を示
す平面図。
す平面図。
【図５】従来の層間分離型薄膜トランジスタアレイ基板
の一例を示す平面図。
の一例を示す平面図。
【図６】図５をＢ−Ｂ線に沿って切断したときの断面
図。
図。
【図７】従来の層間分離型薄膜トランジスタアレイ基板
の一例を示す断面図。
の一例を示す断面図。
１ ガラス基板 ２ ゲート電極 ３ ゲートバス配線 ４ ゲート絶縁膜 ５ 半導体層 ６ コンタクト層 ７ ソースバス配線 ８ 第１のソース電極膜（金属膜） ９ 第２のソース電極膜（ＩＴＯ膜） １０ ソース電極 １１ 第１のドレイン電極膜（金属膜） １２ 第２のドレイン電極膜（ＩＴＯ膜） １３ ドレイン電極 １４ 層間絶縁膜 １５ 透明画素電極 １６ コンタクトホール １７ 薄膜トランジスタ（ＴＦＴ）
Claims (5)
- 【請求項１】 透光性絶縁基板上に形成されたボトムゲ
ート型薄膜トランジスタアレイ基板において、前記ボト
ムゲート型薄膜トランジスタのソース・ドレイン電極上
に層間絶縁膜と該層間絶縁膜上に透明画素電極を有し、
さらに前記ドレイン電極上の前記層間絶縁膜に形成され
たコンタクトホールを介して、前記透明画素電極が前記
ドレイン電極と電気的に接続されており、前記ソース・
ドレイン電極が、上部が酸化錫インジウム（ＩＴＯ）
層、下部が金属層の２層構造であることを特徴とする薄
膜トランジスタアレイ基板。 - 【請求項２】 透明画素電極が薄膜トランジスタのドレ
イン電極に電気的に接続された薄膜トランジスタアレイ
基板において、前記ドレイン電極上に絶縁膜を介して第
１の金属層が形成され、前記第１の金属層の上に前記透
明画素電極と同一材料の第２の金属層が形成されて、前
記透明画素電極と前記第２の金属層が前記絶縁膜に設け
られたコンタクトホールを介して接続されていることを
特徴とする薄膜トランジスタアレイ基板。 - 【請求項３】 前記透明画素電極が酸化錫インジウム合
金であることを特徴とする請求項２記載の薄膜トランジ
スタアレイ基板。 - 【請求項４】 前記第１の金属層がクロム、ニクロム、
タンタルの内の少なくとも一つであることを特徴とする
請求項２記載の薄膜トランジスタアレイ基板。 - 【請求項５】 前記第１の金属層と前記第２の金属層と
を連続スパッタ形成することを特徴とする請求項２記載
の薄膜トランジスタアレイ基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775696A JP2776378B2 (ja) | 1996-06-27 | 1996-06-27 | 薄膜トランジスタアレイ基板およびその製造方法 |
| US08/883,432 US5995174A (en) | 1996-06-27 | 1997-06-26 | Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775696A JP2776378B2 (ja) | 1996-06-27 | 1996-06-27 | 薄膜トランジスタアレイ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1010576A true JPH1010576A (ja) | 1998-01-16 |
| JP2776378B2 JP2776378B2 (ja) | 1998-07-16 |
Family
ID=15855518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16775696A Expired - Lifetime JP2776378B2 (ja) | 1996-06-27 | 1996-06-27 | 薄膜トランジスタアレイ基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5995174A (ja) |
| JP (1) | JP2776378B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075719A1 (en) * | 1999-06-03 | 2000-12-14 | Hitachi, Ltd. | Liquid crystal display |
| KR20010003763A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정 표시소자의 제조방법 |
| JP2002296609A (ja) * | 2001-03-29 | 2002-10-09 | Nec Corp | 液晶表示装置及びその製造方法 |
| KR100695295B1 (ko) * | 2000-02-29 | 2007-03-14 | 삼성전자주식회사 | 배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조방법 |
| KR100752210B1 (ko) * | 2000-02-21 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | 액정표시소자와 그 제조방법 |
| JP2008530797A (ja) * | 2005-02-14 | 2008-08-07 | ハネウェル・インターナショナル・インコーポレーテッド | 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法 |
| JP2009020199A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 表示パネル及びその製造方法 |
| JP2011203762A (ja) * | 2011-07-14 | 2011-10-13 | Nlt Technologies Ltd | 液晶表示装置及びその製造方法 |
| JP2020031226A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494682B1 (ko) * | 1999-06-30 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 및 그 제조방법 |
| CN1195243C (zh) * | 1999-09-30 | 2005-03-30 | 三星电子株式会社 | 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法 |
| JP2001119029A (ja) * | 1999-10-18 | 2001-04-27 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置 |
| KR100685947B1 (ko) * | 2001-09-08 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
| JP4198485B2 (ja) * | 2003-02-17 | 2008-12-17 | 東芝松下ディスプレイテクノロジー株式会社 | 表示装置用電極基板 |
| TWI256515B (en) * | 2004-04-06 | 2006-06-11 | Quanta Display Inc | Structure of LTPS-TFT and fabricating method thereof |
| US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| US20200071882A1 (en) | 2018-08-29 | 2020-03-05 | Eastman Chemical Company | Cellulose acetate fiber blends for thermal insulation batting |
| TW202202685A (zh) | 2020-06-30 | 2022-01-16 | 美商伊士曼化學公司 | 用於絕熱之可水洗之醋酸纖維素纖維摻合物 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234126A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH02234133A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置 |
| JPH0484125A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | 液晶表示装置 |
| JPH07175084A (ja) * | 1993-12-21 | 1995-07-14 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
| JPH0843853A (ja) * | 1994-07-27 | 1996-02-16 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JPH0859540A (ja) * | 1994-08-29 | 1996-03-05 | Kawasaki Kasei Chem Ltd | 微粒状アントラキノンの製造方法及び供給方法 |
| JPH08146462A (ja) * | 1994-11-18 | 1996-06-07 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02208636A (ja) * | 1989-02-08 | 1990-08-20 | Sharp Corp | 液晶表示素子 |
| JPH05188397A (ja) * | 1992-01-14 | 1993-07-30 | Oki Electric Ind Co Ltd | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
| KR100223901B1 (ko) * | 1996-10-11 | 1999-10-15 | 구자홍 | 액정 표시장치 및 제조방법 |
-
1996
- 1996-06-27 JP JP16775696A patent/JP2776378B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-26 US US08/883,432 patent/US5995174A/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234126A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH02234133A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置 |
| JPH0484125A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | 液晶表示装置 |
| JPH07175084A (ja) * | 1993-12-21 | 1995-07-14 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
| JPH0843853A (ja) * | 1994-07-27 | 1996-02-16 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JPH0859540A (ja) * | 1994-08-29 | 1996-03-05 | Kawasaki Kasei Chem Ltd | 微粒状アントラキノンの製造方法及び供給方法 |
| JPH08146462A (ja) * | 1994-11-18 | 1996-06-07 | Hitachi Ltd | 液晶表示装置及びその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075719A1 (en) * | 1999-06-03 | 2000-12-14 | Hitachi, Ltd. | Liquid crystal display |
| KR20010003763A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정 표시소자의 제조방법 |
| KR100752210B1 (ko) * | 2000-02-21 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | 액정표시소자와 그 제조방법 |
| KR100695295B1 (ko) * | 2000-02-29 | 2007-03-14 | 삼성전자주식회사 | 배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조방법 |
| US8610857B2 (en) | 2001-03-29 | 2013-12-17 | Nlt Technologies, Ltd. | Liquid crystal display having transparent conductive film on interlayer insulating film formed by coating |
| JP2002296609A (ja) * | 2001-03-29 | 2002-10-09 | Nec Corp | 液晶表示装置及びその製造方法 |
| JP2020031226A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2008530797A (ja) * | 2005-02-14 | 2008-08-07 | ハネウェル・インターナショナル・インコーポレーテッド | 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法 |
| JP2009020199A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 表示パネル及びその製造方法 |
| US7847910B2 (en) | 2007-07-10 | 2010-12-07 | Mitsubishi Electric Corporation | Display panel and method of manufacturing the same |
| JP2011203762A (ja) * | 2011-07-14 | 2011-10-13 | Nlt Technologies Ltd | 液晶表示装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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