JPH10107163A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置に塔載される不揮発性記
憶素子の低電圧化を図る。また、半導体集積回路装置の
歩留まりを高める。 【解決手段】 不揮発性記憶素子Ｑを有する半導体集積
回路装置であって、電荷蓄積ゲート電極ＦＧと第１ゲー
ト絶縁膜３との界面のゲート幅方向に沿う長さＷ１を、
電荷蓄積ゲート電極ＦＧと第２ゲート絶縁膜１２との界
面のゲート幅方向に沿う長さＷ２に比べて短くする。ま
た、製造方法であって、ゲート絶縁膜３の表面の中央領
域上に、ゲート長方向に沿う断面が逆台形状で形成され
たゲート材４を形成する工程と、ゲート材４の側壁面上
に、サイドウォールスペーサ８を形成する工程と、基板
１の主面の活性領域上に、熱酸化絶縁膜１０を形成する
工程と、側壁に保護膜１２ａを形成する異方性エッチン
グと、保護膜１２ａをマスクとした等方性エッチングと
を用いて、ゲート材４にゲート幅方向に沿う長さを規定
するパターンニングを施し、電荷蓄積ゲート電極ＦＧを
形成する工程を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体基板の主面の活性領域上に第１
ゲート絶縁膜を介在して電荷蓄積ゲート電極(フローテ
ィングゲート電極)が形成され、前記電荷蓄積ゲート電
極上に第２ゲート絶縁膜を介在して制御ゲート電極(コ
ントロールゲート電極)が形成された不揮発性記憶素子
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体集積回路装置として、フラッシュ
メモリと称される半導体集積回路装置が、例えば特開平
６−７７４３７号公報に開示されている。この半導体集
積回路装置は、書き込み動作及び消去動作をトンネル効
果によって行う不揮発性記憶素子を行列状に複数個配置
し、１つのメモリブロックを構成している。メモリブロ
ックは、行列状に複数個配置され、メモリアレイ部を構
成している。

【０００３】前記不揮発性記憶素子は、半導体基板の主
面の活性領域に構成されている。この不揮発性記憶素子
は、主に、チャネル形成領域として使用される半導体基
板、第１ゲート絶縁膜、電荷蓄積ゲート電極(フローテ
ィングゲート電極)、第２ゲート絶縁膜、制御ゲート電
極(コントロールゲート電極)、ソース領域及びドレイン
領域である一対の半導体領域(不純物領域)で構成されて
いる。

【０００４】前記不揮発性記憶素子は、ゲート長方向に
沿って延在するワード線とゲート幅方向に沿って延在す
るデータ線との交差部に配置されている。ワード線は、
このワード線が延在する方向に沿って配置された複数個
の不揮発性記憶素子の夫々の制御ゲート電極と一体化さ
れ、例えば不純物が導入された多結晶珪素膜で形成され
ている。データ線は、このデータ線が延在する方向に沿
って配置された複数個の不揮発性記憶素子の夫々のドレ
イン領域に選択用トランジスタを介して電気的に接続さ
れ、例えばアルミニウム膜又はアルミニウム合金膜等の
金属膜で形成されている。このデータ線はワード線より
も上層に形成されている。

【０００５】前記不揮発性記憶素子のソース領域及びド
レイン領域である一対の半導体領域の夫々は、ゲート幅
方向に沿って配置された他の不揮発性記憶素子のソース
領域及びドレイン領域である一対の半導体領域の夫々と
一体化されるように、ゲート幅方向に沿って連続的に形
成されている。つまり、不揮発性記憶素子のソース領域
である一方の半導体領域はローカルソース線として構成
され、ドレイン領域である他方の半導体領域はローカル
データ線として構成されている。以下、不揮発性記憶素
子を有する半導体集積回路装置の製造プロセスについて
説明する。

【０００６】まず、ｐ型半導体基板の主面の非活性領域
上に、その主面の活性領域のゲート長方向に沿う長さを
規定するフィールド絶縁膜を周知の選択酸化法で形成す
る。このフィールド絶縁膜はゲート幅方向に沿って連続
的に延在する。

【０００７】次に、前記ｐ型半導体基板の主面の活性領
域上に第１ゲート絶縁膜を形成し、その後、前記第１ゲ
ート絶縁膜の中央領域上に、不純物が導入された多結晶
珪素膜で形成され、上面が耐酸化性のマスクで被覆さ
れ、かつゲート長方向に沿う長さが規定された第１ゲー
ト材を形成する。この第１ゲート材、耐酸化性のマスク
の夫々は、ゲート幅方向に沿って連続的に延在する。

【０００８】次に、前記ｐ型半導体基板の主面の活性領
域に、前記フィールド絶縁膜及び第１ゲート材に対して
自己整合でｎ型不純物を導入し、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域を形成する。このソ
ース領域及びドレイン領域である一対のｎ型半導体領域
の夫々は、ゲート幅方向に沿って配置される他の不揮発
性記憶素子のソース領域及びドレイン領域である一対の
ｎ型半導体領域の夫々と一体化されるように、ゲート幅
方向に沿って連続的に延在する。

【０００９】次に、前記第１ゲート材のゲート長方向の
互いに対向する２つの側壁面の夫々の表面上にサイドウ
ォールスペーサを形成する。サイドウォールスペーサ
は、前記耐酸化性のマスクの表面上を含むｐ型半導体基
板の主面上の全面に例えば酸化珪素膜をＣＶＤ(Ｃhemic
al Ｖapor Ｄeposition)法で堆積した後、この酸化珪素
膜に異方性エッチングを施すことにより形成される。サ
イドウォールスペーサは、前記第１ゲート材と同様に、
ゲート幅方向に沿って連続的に延在する。

【００１０】次に、前記ｐ型半導体基板の主面の活性領
域に、前記フィールド絶縁膜及びサイドウォールスペー
サに対して自己整合でｎ型不純物を導入し、ソース領域
及びドレイン領域である一対のn+型半導体領域を形成す
る。このソース領域及びドレイン領域である一対のn+型
半導体領域の夫々は、ゲート幅方向に沿って配置される
他の不揮発性記憶素子のソース領域及びドレイン領域で
ある一対のn+型半導体領域の夫々と一体化されるよう
に、ゲート幅方向に沿って連続的に延在する。この工程
により、ローカルソース線、ローカルデータ線の夫々が
形成される。

【００１１】次に、熱酸化処理を施し、前記フィールド
絶縁膜とサイドウォールスペーサとの間のｐ型半導体基
板の主面の活性領域上に一対の熱酸化絶縁膜を形成す
る。この一対の熱酸化絶縁膜の夫々は、前記第１ゲート
材と同様にゲート幅方向に沿って連続的に延在し、一対
のn+型半導体領域の夫々の表面上を被覆する。

【００１２】次に、前記耐酸化性のマスクを除去し、そ
の後、前記第１ゲート材の表面上に、不純物が導入され
た多結晶珪素膜で形成され、かつゲート長方向に沿う長
さが規定された第２ゲート材を形成する。この第２ゲー
ト材は、第１ゲート材と同様に、ゲート幅方向に沿って
連続的に延在する。

【００１３】次に、前記第２ゲート材の表面上に第２ゲ
ート絶縁膜を形成し、その後、前記第２ゲート絶縁膜の
表面上に、不純物が導入された多結晶珪素膜からなる第
３ゲート材を形成する。

【００１４】次に、前記第３ゲート材、第２ゲート絶縁
膜、第２ゲート材、第１ゲート材の夫々に、ゲート幅方
向に沿う長さを規定するパターンニングを順次行い、前
記第３ゲート材で制御ゲート電極及びワード線を形成す
ると共に、第２ゲート材、第１ゲート材の夫々で電荷蓄
積ゲート電極を形成する。この工程により、不揮発性記
憶素子が形成される。

【００１５】

【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路装置について検討した結果、以下の問題点
を見出した。

【００１６】（１）前記半導体集積回路装置において、
不揮発性記憶素子のカップリング比(容量結合比）は、
半導体基板（チャネル形成領域）と電荷蓄積ゲート電極
との間の第１ゲート絶縁膜に生じる容量をＣ１、電荷蓄
積ゲート電極と制御ゲート電極との間の第２ゲート絶縁
膜に生じる容量をＣ２とした場合、〔Ｃ２／（Ｃ１＋Ｃ
２）〕で表わされる。一方、制御ゲート電極に電圧Ｖcg
を印加した場合、電荷蓄積ゲート電極の電圧Ｖfgは、
〔１／(Ｃ１／Ｃ２＋１)〕×Ｖcgで表わされる。つま
り、不揮発性記憶素子のカップリング比を大きくするこ
とにより、電荷蓄積ゲート電極の電圧Ｖfgを高めること
ができるので、制御ゲート電極に印加する電圧Ｖcgを低
く設定することができ、不揮発性記憶素子の低電圧化を
図ることができる。

【００１７】しかしながら、不揮発性記憶素子のカップ
リング比は、高集積化による不揮発性記憶素子の微細化
に伴って小さくなる。このため、電荷蓄積ゲート電極の
電圧Ｖfgが低くなるので、制御ゲート電極に印加する電
圧を高く設定しなければならず、不揮発性記憶素子の低
電圧化を図ることができない。

【００１８】（２）前記半導体集積回路装置の製造プロ
セスにおいて、図３８(断面図)に示すように、フィール
ド絶縁膜２とサイドウォールスペーサ８との間の半導体
基板１の主面の活性領域上に一対の熱酸化絶縁膜１０を
形成する際、第１ゲート材４と半導体基板１との間に、
第１ゲート材４の側壁面側からその中央部に向ってゲー
トバースビーク(熱酸化絶縁膜)１０Ａが成長し、第１ゲ
ート材４のゲート長方向に沿う断面が台形状に変化し、
第１ゲート材４の側壁面側の一部にサイドウォールスペ
ーサ８が覆い被さる状態となる。このため、第１ゲート
材４に、ゲート幅方向に沿う長さを規定するパターンニ
ングを異方性エッチングで施す際、図３９(断面図)に示
すように、第１ゲート材４の一部４Ａが残存し、ゲート
幅方向に配置される不揮発性記憶素子間において短絡が
生じ、半導体集積回路装置の歩留まりが著しく低下す
る。なお、図３８において、符号５は耐酸化性のマスク
であり、図３８及び図３９において、符号９はソース領
域及びドレイン領域である一対のn+型半導体領域であ
る。

【００１９】本発明の目的は、半導体集積回路装置に塔
載される不揮発性記憶素子の低電圧化を図ることが可能
な技術を提供することにある。これによってチップ面積
の縮小を可能とする。

【００２０】また、本発明の他の目的は、前記目的を達
成する製造技術を提供することにある。

【００２１】また、本発明の他の目的は、半導体集積回
路装置の歩留まりを高めることが可能な技術を提供する
ことにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２４】（１）半導体基板の主面の活性領域上に第
１ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
れ、前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介
在して制御ゲート電極が形成された不揮発性記憶素子を
有する半導体集積回路装置であって、前記電荷蓄積ゲー
ト電極と前記第１ゲート絶縁膜との界面のゲート幅方向
に沿う長さを、前記電荷蓄積ゲート電極と前記第２ゲー
ト絶縁膜との界面のゲート幅方向に沿う長さに比べて短
く構成する。

【００２５】（２）半導体基板の主面の活性領域上に第
１ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
れ、前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介
在して制御ゲート電極が形成された不揮発性記憶素子を
有する半導体集積回路装置の製造方法であって、（ａ）
前記第１ゲート絶縁膜の表面上に、ゲート長方向に沿う
長さが規定されたゲート材を形成し、その後、前記ゲー
ト材の表面上に第２ゲート絶縁膜を形成し、その後、前
記第２ゲート絶縁膜の表面上に、ゲート幅方向に沿う長
さが規定された制御ゲート電極を形成する工程と、
（ｂ）炭素とフッ素を含むエッチングガスを用いた異方
性エッチング法を使用し、前記第２ゲート絶縁膜に、ゲ
ート幅方向に沿う長さを規定するパターンニングを施す
と共に、前記第２ゲート絶縁膜から露出されたゲート材
にオーバーエッチングを施す工程と、（ｃ）等方性エッ
チング法を使用し、前記ゲート材に、ゲート幅方向に沿
う長さを規定するパターンニングを施して、前記ゲート
材からなる電荷蓄積ゲート電極を形成する工程を備え
る。

【００２６】（３）半導体基板の主面の活性領域上に第
１ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
れ、前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介
在して制御ゲート電極が形成された不揮発性記憶素子を
有し、この不揮発性記憶素子をゲート幅方向に沿って複
数個配置した半導体集積回路装置の製造方法であって、
（ａ）前記第１ゲート絶縁膜の表面の中央領域上に、ゲ
ート長方向に沿う長さが規定され、ゲート長方向に沿う
断面が逆台形状で形成され、かつゲート幅方向に沿って
連続的に延在するゲート材を形成する工程と、（ｂ）前
記ゲート材のゲート長方向の互いに対向する２つの側壁
面の夫々の表面上に、ゲート幅方向に沿って連続的に延
在するサイドウォールスペーサを形成する工程と、
（ｃ）熱酸化処理を施し、前記半導体基板の主面の活性
領域に、ゲート幅方向に沿って連続的に延在する熱酸化
絶縁膜を形成する工程と、（ｄ）前記ゲート材にゲート
幅方向に沿う長さを規定するパターンニングを施し、前
記ゲート材からなる電荷蓄積ゲート電極を形成する工程
を備える。

【００２７】上述した手段（１）によれば、電荷蓄積ゲ
ート電極と制御ゲート電極との間の第２ゲート絶縁膜に
生じる容量Ｃ２と、電荷蓄積ゲート電極と半導体基板
（チャネル形成領域）との間の第１ゲート絶縁膜に生じ
る容量Ｃ１とで表わされる不揮発性記憶素子のカップリ
ング比〔Ｃ２／(Ｃ１＋Ｃ２)〕を大きくすることができ
るので、電荷蓄積ゲート電極の電圧Ｖfgを高めることが
できる。この結果、制御ゲート電極に印加する電圧Ｖcg
を低く設定することができるので、不揮発性記憶素子の
低電圧化を図ることができる。

【００２８】また、不揮発性記憶素子の低電圧化を図る
ことができるので、高電圧回路を設ける必要がなくな
り、これに相当する分、半導体集積回路装置の集積度を
高めることができる。

【００２９】上述した手段（２）によれば、炭素とフッ
素を含むエッチングガスを用いた異方性エッチング法を
使用し、第２ゲート絶縁膜に、ゲート幅方向に沿う長さ
を規定するパターンニングを施すと共に、第２ゲート絶
縁膜から露出されたゲート材にオーバーエッチングを施
す際、炭素を主成分とする堆積成分が制御ゲート電極の
側壁面、第２ゲート絶縁膜の側壁面及びオーバーエッチ
ングされたゲート材の側壁面に付着し、これらの側壁面
上に保護膜が形成されるので、等方性エッチング法を使
用し、ゲート材に、ゲート幅方向に沿う長さを規定する
パターンニングを施して、ゲート材からなる電荷蓄積ゲ
ート電極を形成する際、制御ゲート電極の側壁面、第２
ゲート絶縁膜の側壁面及びオーバーエッチングされたゲ
ート材の側壁面はサイドエッチングされない。従って、
電荷蓄積ゲート電極と第１ゲート絶縁膜との界面のゲー
ト幅方向に沿う長さを電荷蓄積ゲート電極と第２ゲート
絶縁膜との界面のゲート幅方向に沿う長さに比べて短く
することができる。

【００３０】上述した手段（３）によれば、熱酸化処理
を施し、半導体基板の主面の活性領域上に、ゲート幅方
向に沿って連続的に延在する熱酸化絶縁膜を形成する
際、ゲート材と半導体基板との間に、ゲート材の側壁面
側からその中央部に向ってゲートバースビーク(熱酸化
絶縁膜)が成長し、このゲートバーズビークの成長によ
ってゲート材のゲート長方向に沿う断面が逆台形状から
矩形状に変化し、ゲート材の側壁面側の一部にサイドウ
ォールスペーサが覆い被さる状態を抑制できるので、ゲ
ート材にゲート幅方向に沿う長さを規定するパターンニ
ングを施し、ゲート材からなる電荷蓄積ゲート電極を形
成する際、ゲート幅方向における電荷蓄積ゲート電極間
において、ゲート材の一部が残存することはない。この
結果、ゲート幅方向に配置される不揮発性記憶素子間で
の短絡を防止できるので、半導体集積回路装置の歩留ま
りを高めることができる。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００３２】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００３３】（実施形態１）本実施形態は、フラッシュ
メモリ(半導体集積回路装置)に本発明を適用した第１実
施形態である。

【００３４】図１は、フラッシュメモリの要部等価回路
図であり、図２は前記フラッシュメモリの要部平面図で
あり、図３は図２に示すＡ−Ａ線の位置で切った断面図
であり、図４はＢ−Ｂ線の位置で切った断面図である。
なお、図２において、図を見易くするため、後述する熱
酸化絶縁膜１０、層間絶縁膜１５、データ線ＤＬ等は図
示を省略している。

【００３５】本実施形態のフラッシュメモリは、図１に
示すように、書き込み動作及び消去動作をトンネル効果
によって行う不揮発性記憶素子Ｑを行列状に配置し、１
つのメモリブロックＭＢを構成している。メモリブロッ
クＭＢは、行列状に複数個配置され、メモリアレイ部を
構成している。

【００３６】前記不揮発性記憶素子Ｑは、ゲート長方向
に沿って延在するワード線ＷＬとゲート幅方向に沿って
延在するデータ線ＤＬとの交差部に配置されている。ワ
ード線ＷＬは、このワード線ＷＬが延在する方向に沿っ
て配置された複数個の不揮発性記憶素子Ｑの夫々の制御
ゲート電極と一体化され、電気的に接続されている。

【００３７】前記データ線ＤＬが延在する方向に沿って
配置された複数個の不揮発性記憶素子Ｑの夫々のドレイ
ン領域は、ローカルデータ線ＬＤＬを介して選択用トラ
ンジスタＳＴ１の一方の半導体領域に電気的に接続され
ている。この選択用トランジスタＳＴ１の他方の半導体
領域はデータ線ＤＬに電気的に接続されている。また、
データ線ＤＬが延在する方向に沿って配置された複数個
の不揮発性記憶素子Ｑの夫々のソース領域は、ローカル
ソース線ＬＳＬを介して選択用トランジスタＳＴ２の一
方の半導体領域に電気的に接続されている。この選択用
トランジスタＳＴ２の他方の半導体領域はソース線ＳＬ
に電気的に接続されている。このように構成されるフラ
ッシュメモリは、不揮発性記憶素子Ｑの消去動作をワー
ド線毎又はメモリブロックＭＢ毎若しくはメモリアレイ
部全体で行うことができる。

【００３８】次に、前記不揮発性記憶素子Ｑの具体的な
構造について、図２、図３及び図４を用いて説明する。

【００３９】前記不揮発性記憶素子Ｑは、図３に示すよ
うに、単結晶珪素からなるｐ型半導体基板１の主面の活
性領域に構成されている。この不揮発性記憶素子Ｑは、
主に、チャネル形成領域として使用されるｐ型半導体基
板１、ゲート絶縁膜３、電荷蓄積ゲート電極(フローテ
ィングゲート電極)ＦＧ、ゲート絶縁膜１２、制御ゲー
ト電極(コントロールゲート電極)ＣＧ、ソース領域及び
ドレイン領域で構成されている。ソース領域は、ｎ型半
導体領域６及びn+型半導体領域９で構成されている。ド
レイン領域は、ｎ型半導体領域７及びn+型半導体領域９
で構成されている。つまり、不揮発性記憶素子Ｑは、ｎ
チャネル導電型の電界効果トランジスタで構成されてい
る。

【００４０】前記ゲート絶縁膜３は、例えば８［ｎｍ］
程度の膜厚に設定された酸化珪素膜で形成されている。
前記ゲート絶縁膜１２は、例えば、第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した積層膜
で形成されている。第１酸化珪素膜は例えば５［ｎｍ］
程度の膜厚に設定され、窒化珪素膜は例えば１０［ｎ
ｍ］程度の膜厚に設定され、第２酸化珪素膜は例えば４
［ｎｍ］程度の膜厚に設定されている。

【００４１】前記電荷蓄積ゲート電極ＦＧは、ゲート材
４及びこのゲート材４の表面上に積層されたゲート材１
１で構成されている。ゲート材４は、例えば１００［ｎ
ｍ］程度の膜厚に設定され多結晶珪素膜で形成されてい
る。ゲート材１１は、例えば５０［ｎｍ］程度の膜厚に
設定された多結晶珪素膜で形成されている。これらの多
結晶珪素膜には、その堆積中又は堆積後に抵抗値を低減
する不純物が導入されている。

【００４２】前記ゲート材４のゲート長方向に沿う長さ
は、電荷蓄積ゲート電極ＦＧのゲート長を規定してい
る。このゲート材４のゲート長方向に沿う長さは、例え
ば０．４［μｍ］程度に設定されている。

【００４３】前記ゲート材４のゲート長方向において、
互いに対向する２つの側壁面の夫々の表面上にはサイド
ウォールスペーサ８が形成されている。このサイドウォ
ールスペーサ８は例えば酸化珪素膜で形成されている。

【００４４】前記制御ゲート電極ＣＧはゲート材(１３)
で形成されている。ゲート材(１３)は、例えば２００
［ｎｍ］程度の膜厚に設定された多結晶珪素膜で形成さ
れている。この多結晶珪素膜には、その堆積中又は堆積
後に抵抗値を低減する不純物が導入されている。

【００４５】前記制御ゲート電極ＣＧは、ゲート長方向
に沿って延在するワード線ＷＬと一体化され、このワー
ド線ＷＬが延在する方向に沿って配置された他の不揮発
性記憶素子Ｑの制御ゲート電極ＣＧと電気的に接続され
ている。

【００４６】前記ソース領域であるｎ型半導体領域６
は、フィールド絶縁膜２及びゲート材４に対して自己整
合で導入されたｎ型不純物で形成されている。また、ド
レイン領域であるｎ型半導体領域７は、フィールド絶縁
膜２及びゲート材４に対して自己整合で導入されたｎ型
不純物で形成されている。このドレイン領域であるｎ型
半導体領域７は、ソース領域であるｎ型半導体領域６に
比べて若干高目の不純物濃度に設定されている。

【００４７】前記ソース領域であるn+型半導体領域９、
ドレイン領域であるn+型半導体領域９の夫々は、フィー
ルド絶縁膜２及びサイドウォールスペーサ８に対して自
己整合で導入されたｎ型不純物で形成されている。この
ソース領域であるn+型半導体領域９、ドレイン領域であ
るn+型半導体領域９の夫々は、ドレイン領域であるｎ型
半導体領域７に比べて高い不純物濃度に設定されてい
る。つまり、不揮発性記憶素子Ｑは、ドレイン領域のチ
ャネル形成領域側の一部の領域がその他の領域の不純物
濃度に比べて低い不純物濃度に設定されたＬＤＤ(Ｌigh
tly Ｄoped Ｄrain)構造で構成されている。

【００４８】前記フィールド絶縁膜２は、ｐ型半導体基
板１の主面の非活性領域上に形成され、ｐ型半導体基板
１の主面の活性領域のゲート長方向に沿う長さを規定し
ている。つまり、ｐ型半導体基板１の主面の活性領域の
ゲート長方向に沿う長さは、ｐ型半導体基板１の主面の
非活性領域上に形成された一対のフィールド絶縁膜２で
規定されている。一対のフィールド絶縁膜２の夫々は、
周知の選択酸化法で形成された酸化珪素膜で形成され、
例えば４００［ｎｍ］程度の膜厚に設定されている。こ
の一対のフィールド絶縁膜２の夫々は、図２に示すよう
に、ゲート幅方向に沿って連続的に延在し、ワード線Ｗ
Ｌが延在する方向に配置された不揮発性記憶素子Ｑ間を
電気的に分離している。

【００４９】前記ソース領域であるn+型半導体領域９、
ドレイン領域であるn+型半導体領域９の夫々は、図２に
示すように、ゲート幅方向に沿って配置された不揮発性
記憶素子Ｑのソース領域であるn+型半導体領域９、ドレ
イン領域であるn+型半導体領域９の夫々と一体化される
ように、ゲート幅方向に沿って連続的に延在している。
また、ソース領域であるｎ型半導体領域６、ドレイン領
域であるｎ型半導体領域７の夫々は、図２に示していな
いが、n+型半導体領域９と同様に、ゲート幅方向に沿っ
て配置された不揮発性記憶素子Ｑのソース領域であるｎ
型半導体領域６、ドレイン領域であるｎ型半導体領域７
の夫々と一体化されるように、ゲート幅方向に沿って連
続的に延在している。つまり、不揮発性記憶素子Ｑのソ
ース領域、ドレイン領域の夫々は、ゲート幅方向に沿っ
て配置された他の不揮発性記憶素子Ｑのソース領域、ド
レイン領域の夫々に電気的に接続されている。

【００５０】前記ソース領域であるn+型半導体領域９、
ｎ型半導体領域６の夫々は、ローカルソース線(ＬＳＬ)
として構成されている。また、前記ドレイン領域である
n+型半導体領域９、ｎ型半導体領域７の夫々は、ローカ
ルデータ線(ＬＤＬ)として構成されている。つまり、本
実施形態のフラッシュメモリは、ｐ型半導体基板１内に
ローカルソース線(ＬＳＬ)、ローカルデータ線(ＬＤＬ)
の夫々を埋め込んだ構造で構成されていると共に、ＡＮ
Ｄ型の回路構成で構成されている。

【００５１】前記不揮発性記憶素子Ｑへのデータの書き
込みは、例えば、制御ゲート電極ＣＧとドレイン領域
(ｎ型半導体領域７，n+型半導体領域９)との間に所定の
電圧を印加して、電荷蓄積ゲート電極ＦＧ(ゲート材
４，ゲート材１１)に蓄えられた電子を、電荷蓄積ゲー
ト電極ＦＧからドレイン領域(７，９)への、ゲート絶縁
膜３を通してのエレクトロントンネリング(electron tu
nneling)で行なう。また、不揮発性記憶素子Ｑのデータ
の消去は、例えば、制御ゲート電極ＣＧに所定の電圧を
印加して、チャネル形成領域をｎ型に反転させて、反転
したチャネル形成領域中の電子を電荷蓄積ゲート電極Ｆ
Ｇにゲート絶縁膜３を通したエレクトロントンネリング
で行なう。

【００５２】図３に示すように、前記ソース領域である
n+型半導体領域９の表面は熱酸化絶縁膜１０で覆われ、
前記ドレイン領域であるn+型半導体領域９の表面は熱酸
化絶縁膜１０で覆われている。この一対の熱酸化絶縁膜
１０の夫々は、フィールド絶縁膜２とゲート材４との間
のｐ型半導体基板１の主面の活性領域に形成されてい
る。一対の熱酸化絶縁膜１０の夫々は、ゲート幅方向に
沿って連続的に延在している。一対の熱酸化絶縁膜１０
の夫々は、熱酸化処理によって形成された酸化珪素膜で
形成され、例えば３０［ｎｍ］程度の膜厚に設定されて
いる。

【００５３】図４に示すように、前記ゲート材４のゲー
ト幅方向に沿う長さは、電荷蓄積ゲート電極ＦＧのゲー
ト幅を規定している。このゲート材４のゲート幅方向に
沿う長さは例えば０．４［μｍ］程度に設定されてい
る。

【００５４】前記ゲート材４のゲート幅方向に沿う長さ
は、ゲート材１１のゲート幅方向に沿う長さに比べて短
く構成されている。つまり、電荷蓄積ゲート電極ＦＧと
ゲート絶縁膜３との界面のゲート幅方向に沿う長さＷ１
は、電荷蓄積ゲート電極ＦＧとゲート絶縁膜１２との界
面のゲート幅方向に沿う長さＷ２に比べて短く構成され
ている。

【００５５】このように、電荷蓄積ゲート電極ＦＧとゲ
ート絶縁膜３との界面のゲート幅方向に沿う長さＷ１
を、電荷蓄積ゲート電極ＦＧとゲート絶縁膜１２との界
面のゲート幅方向に沿う長さＷ２に比べて短く構成する
ことにより、電荷蓄積ゲート電極ＦＧとｐ型半導体基板
１との間に介在されるゲート絶縁膜３の占有面積を制御
ゲート電極ＣＧと電荷蓄積ゲート電極ＦＧとの間に介在
されるゲート絶縁膜１２の占有面積に比べて小さくする
ことができ、電荷蓄積ゲート電極ＣＧとｐ型半導体基板
１との間のゲート絶縁膜３に生じる容量Ｃ１を電荷蓄積
ゲート電極ＦＧと制御ゲート電極ＣＧとの間のゲート絶
縁膜１２に生じる容量Ｃ２に比べて小さくすることがで
きるので、容量Ｃ２と容量Ｃ１とで表わされる不揮発性
記憶素子Ｑのカップリング比〔Ｃ２／(Ｃ１＋Ｃ２)〕を
大きくすることができる。

【００５６】図３に示すように、前記ゲート材１１のゲ
ート長方向に沿う長さは、ゲート材４のゲート長方向に
沿う長さに比べて長く構成されている。つまり、電荷蓄
積ゲート電極ＦＧとゲート絶縁膜１２との界面のゲート
長方向に沿う長さは、電荷蓄積ゲート電極ＦＧとゲート
絶縁膜３との界面のゲート長方向に沿う長さに比べて長
く構成されている。

【００５７】このように、電荷蓄積ゲート電極ＦＧとゲ
ート絶縁膜１２との界面のゲート長方向に沿う長さを、
電荷蓄積ゲート電極ＦＧとゲート絶縁膜３との界面のゲ
ート長方向に沿う長さに比べて長く構成することによ
り、制御ゲート電極ＣＧと電荷蓄積ゲート電極ＦＧとの
間に介在されるゲート絶縁膜１２の占有面積を電荷蓄積
ゲート電極ＦＧとｐ型半導体基板１との間に介在される
ゲート絶縁膜３の占有面積に比べて大きくすることがで
き、電荷蓄積ゲート電極ＦＧと制御ゲート電極ＣＧとの
間のゲート絶縁膜１２に生じる容量Ｃ２を電荷蓄積ゲー
ト電極ＣＧとｐ型半導体基板１との間のゲート絶縁膜３
に生じる容量Ｃ１に比べて大きくすることができるの
で、容量Ｃ２と容量Ｃ１とで表わされる不揮発性記憶素
子Ｑのカップリング比〔Ｃ２／(Ｃ１＋Ｃ２)〕を更に大
きくすることができる。

【００５８】前記制御ゲート電極ＣＧの表面上には絶縁
膜１４が形成されている。この絶縁膜１４は例えば酸化
珪素膜で形成されている。

【００５９】前記絶縁膜１４の表面上を含むｐ型半導体
基板１の主面上の全面には、層間絶縁膜１５が形成され
ている。この層間絶縁膜１５の表面上には、ゲート幅方
向に沿って延在するデータ線ＤＬが形成されている。層
間絶縁膜１５は例えば酸化珪素膜で形成され、データ線
ＤＬは例えばアルミニウム膜又はアルミニウム合金膜等
の金属膜で形成されている。

【００６０】次に、前記不揮発性記憶素子を有するフラ
ッシュメモリの製造方法について、図５乃至図１６(製
造方法を説明するための断面図)を用いて説明する。な
お、図５乃至図１０は、図２に示すＡ−Ａ線の位置での
断面図であり、図１１乃至図１６は、図２に示すＢ−Ｂ
線の位置での断面図である。

【００６１】まず、単結晶珪素からなるｐ型半導体基板
１を準備する。

【００６２】次に、前記ｐ型半導体基板１の主面の非活
性領域上に、その主面の活性領域のゲート長方向に沿う
長さを規定するフィールド絶縁膜２を形成する。このフ
ィールド絶縁膜２は、例えば周知の選択酸化法で形成さ
れた熱酸化珪素膜で形成され、ゲート幅方向に沿って連
続的に延在する。

【００６３】次に、前記フィールド絶縁膜２でゲート長
方向に沿う長さが規定されたｐ型半導体基板１の主面の
活性領域上にゲート絶縁膜３を形成する。このゲート絶
縁膜３は熱酸化珪素膜で形成される。

【００６４】次に、前記ゲート絶縁膜３の表面上を含む
ｐ型半導体基板１の主面上の全面に例えばＣＶＤ法で多
結晶珪素膜を形成する。この多結晶珪素膜には、その堆
積中又は堆積後に抵抗値を低減する不純物が導入され
る。

【００６５】次に、前記ゲート絶縁膜３上の多結晶珪素
膜の一部の表面上に、ゲート幅方向に沿って延在する耐
酸化性のマスク５を形成する。この耐酸化性のマスク５
は例えば窒化珪素膜で形成される。

【００６６】次に、前記多結晶珪素膜にパターンニング
を施し、前記ゲート絶縁膜３の一部の表面上に、ゲート
長方向に沿う長さが規定されたゲート材４を形成する。

【００６７】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びゲート材４に対し
て自己整合でｎ型不純物を選択的に導入し、ソース領域
であるｎ型半導体領域６を形成する。このｎ型半導体領
域６はゲート幅方向に沿って連続的に延在する。

【００６８】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びゲート材４に対し
て自己整合でｎ型不純物を選択的に導入し、ドレイン領
域であるｎ型半導体領域７を形成する。このｎ型半導体
領域７はゲート幅方向に沿って連続的に延在する。ここ
までの製造工程を図５(Ａ−Ａ線での断面図)に示す。

【００６９】次に、前記耐酸化性のマスク５の表面上を
含むｐ型半導体基板１の主面上の全面に例えばＣＶＤ法
で酸化珪素膜を形成し、その後、前記酸化珪素膜に異方
性エッチングを施して、前記ゲート材４のゲート長方向
の互いに対向する２つの側壁面の夫々の表面上にサイド
ウォールスペーサ８を形成する。サイドウォールスペー
サ８はゲート幅方向に沿って連続的に延在する。この工
程において、耐酸化性のマスク５もエッチングされ、そ
の膜厚は薄くなる。

【００７０】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びサイドウォールス
ペーサ８に対して自己整合でｎ型不純物を導入し、ソー
ス領域及びドレイン領域である一対のn+型半導体領域９
を形成する。この一対のn+型半導体領域９の夫々はゲー
ト幅方向に沿って連続的に延在する。ここまでの製造工
程を図６(Ａ−Ａ線での断面図)に示す。

【００７１】次に、熱酸化処理を施し、前記フィールド
絶縁膜２とサイドウォールスペーサ８との間のｐ型半導
体基板１の主面の活性領域上に一対の熱酸化絶縁膜１０
を形成する。この一対の熱酸化絶縁膜１０の夫々はゲー
ト幅方向に沿って連続的に延在する。この工程におい
て、一対のn+型半導体領域９の夫々の表面は一対の熱酸
化絶縁膜１０の夫々で被覆される。ここまでの製造工程
を図７（Ａ−Ａ線での断面図）に示す。

【００７２】次に、前記耐酸化性のマスク５を除去す
る。

【００７３】次に、前記ゲート材４の表面上を含むｐ型
半導体基板１の主面上の全面に例えばＣＶＤ法で多結晶
珪素膜を形成する。この多結晶珪素膜には、その堆積中
又は堆積後に抵抗値を低減する不純物が導入される。

【００７４】次に、前記多結晶珪素膜にパターンニング
を施し、ゲート長方向に沿う長さが規定されたゲート材
１１を形成する。このゲート材１１はゲート幅方向に沿
って連続的に延在する。ここまでの製造工程を図８(Ａ
−Ａ線での断面図)に示す。

【００７５】次に、前記ゲート材１１の表面上を含むｐ
型半導体基板１の主面上の全面にゲート絶縁膜１２を形
成する。このゲート絶縁膜１２は、例えば、第１酸化珪
素膜、窒化珪素膜、第２酸化珪素膜の夫々を順次積層し
た積層膜で形成される。このゲート絶縁膜１２は、他に
酸化珪素膜の単層、或は酸化珪素膜と窒化珪素膜との積
層膜で形成してもよい。

【００７６】次に、前記第２ゲート絶縁膜１３の表面上
の全面にゲート材１３を形成する。ゲート材１３は例え
ばＣＶＤ法で堆積された多結晶珪素膜で形成される。多
結晶珪素膜には、その堆積中又はその堆積後に抵抗値を
低減する不純物が導入される。ここまでの製造工程を図
９(Ａ−Ａ線での断面図)に示す。

【００７７】次に、前記ゲート材１３の表面上の全面に
絶縁膜１４を形成する。この絶縁膜１４は例えばＣＶＤ
法で堆積された酸化珪素膜で形成される。ここまでの製
造工程を図１０(Ａ−Ａ線での断面図)及び図１１(Ｂ−
Ｂ線での断面図)に示す。

【００７８】次に、前記絶縁膜１４にゲート幅方向に沿
う長さを規定するパターンニングを施し、前記ゲート材
１３の表面のワード線形成領域に絶縁膜１４を形成す
る。絶縁膜１４はゲート長方向に沿って連続的に延在す
る。ここまでの製造工程を図１２(Ｂ−Ｂ線での断面図)
に示す。

【００７９】次に、前記絶縁膜１４をエッチングマスク
として使用し、前記ゲート材１３にゲート幅方向に沿う
長さを規定するパターンニングを施し、前記ゲート絶縁
膜１２の表面上にゲート幅方向に沿う長さが規定された
制御ゲート電極ＣＧ及びワード線(ＷＬ)を形成する。こ
のパターンニングは異方性エッチング法で行なわれる。
ここまでの製造工程を図１３(Ｂ−Ｂ線での断面図)に示
す。

【００８０】次に、炭素(Ｃ)とフッ素(Ｆ)を含むエッチ
ングガスを用いた異方性エッチング法を使用し、図１４
（Ｂ−Ｂ線での断面図）に示すように、前記ゲート絶縁
膜１２に、ゲート幅方向に沿う長さを規定するパターン
ニングを施すと共に、前記ゲート絶縁膜１２から露出さ
れたゲート材１１にオーバーエッチングを施す。エッチ
ングガスとしては、全体のガスの内、その中に占める炭
素とフッ素との存在割合が〔フッ素÷炭素≦４〕となる
条件のものを使用する。この工程において、炭素を主成
分とする堆積成分が制御ゲート電極ＣＧの側壁面、ゲー
ト絶縁膜１２の側壁面及びオーバーエッチングされたゲ
ート材１１の側壁面に付着し、これらの側壁面上に保護
膜１２ａが形成される。

【００８１】次に、図１５(Ｂ−Ｂ線での断面図)に示す
ように、電荷蓄積ゲート電極ＦＧとゲート絶縁膜３との
界面のゲート幅方向に沿う長さＷ１を、電荷蓄積ゲート
電極ＦＧとゲート絶縁膜１２との界面のゲート幅方向に
沿う長さＷ２に比べて短くするエッチングを施す。この
エッチングは、例えば、以下の２つの方法(１)，(２)が
ある。

【００８２】方法(１) 等方性エッチング法を使用し、図１５(Ｂ−Ｂ線での断
面図)に示すように、前記ゲート材１１、ゲート材４の
夫々に、ゲート長方向に沿う長さを規定するパターンニ
ングを施して、前記ゲート材１１、ゲート材４の夫々か
らなる電荷蓄積ゲート電極ＦＧを形成する。この工程に
おいて、制御ゲート電極ＣＧの側壁面上、ゲート絶縁膜
１２の側壁面上及びオーバーエッチングされたゲート材
１１の側壁面上には炭素を主成分とする保護膜１２ａが
形成されているので、制御ゲート電極ＣＧの側壁面、ゲ
ート絶縁膜１２の側壁面及びオーバーエッチングされた
ゲート材１１の側壁面はサイドエッチングされない。即
ち、保護膜１２ａが等方性エッチングにおけるマスクと
して作用するので、保護膜１２ａが側壁に形成されてい
ない部分のゲート材１１、ゲート材４が主面方向にエッ
チングされるごとにサイドエッチングされる。

【００８３】方法(２) まず、塩素ガスを含むエッチングガスを用いた異方性エ
ッチングで、図１６に示すように、ゲート材１１、ゲー
ト材４の夫々をゲート幅方向の長さがＷ２になるように
まっすぐに加工する。次に、等方性エッチング法を用い
て、保護膜１２ａが側壁に形成されていない部分のゲー
ト材１１、ゲート材４の夫々をサイドエッチングして、
図１５に示すようなゲート幅方向に長さＷ１を有する電
荷蓄積ゲート電極ＦＧを形成する。方法(２)は、ゲート
材１１、ゲート材４をまっすぐに加工する工程と、ゲー
ト材１１、ゲート材４の夫々をサイドエッチングする工
程とが別工程であるので、それぞれの工程を最適化する
ことができ、方法(１)よりも制御性よく加工することが
できる。

【００８４】これにより、電荷蓄積ゲート電極ＣＧとゲ
ート絶縁膜３との界面のゲート幅方向に沿う長さＷ１
を、電荷蓄積ゲート電極ＣＧとゲート絶縁膜１２との界
面のゲート幅方向に沿う長さＷ２に比べて短くすること
ができる。また、前記方法(１)、方法(２)における等方
性エッチングにより、図３８、図３９に示すようなサイ
ドウォールスペーサ８が覆い被さった状態となった第１
ゲート材４が除去されるので、ゲート幅方向に隣接する
不揮発性記憶素子Ｑ間での短絡が防止される。

【００８５】次に、前記制御ゲート電極ＣＧの表面上及
びワード線ＷＬの表面上を含むｐ型半導体基板１の主面
上の全面に層間絶縁膜１５を形成し、その後、前記層間
絶縁膜１５の表面上にゲート長方向に沿って延在するデ
ータ線ＤＬを形成する。層間絶縁膜１５は例えば酸化珪
素膜で形成され、データ線ＤＬは例えばアルミニウム膜
又はアルミニウム合金膜等の金属膜で形成される。

【００８６】次に、データ線ＤＬの上層に層間絶縁膜、
配線、最終保護膜等を形成することにより、本実施形態
のフラッシュメモリがほぼ完成する。

【００８７】このように、本実施形態によれば、以下の
作用効果が得られる。

【００８８】（１）ｐ型半導体基板１の主面の活性領域
上にゲート絶縁膜３を介在して電荷蓄積ゲート電極ＦＧ
が形成され、前記電荷蓄積ゲート電極ＦＧ上にゲート絶
縁膜１２を介在して制御ゲート電極ＣＧが形成された不
揮発性記憶素子Ｑを有するフラッシュメモリ(半導体集
積回路装置)であって、前記電荷蓄積ゲート電極ＦＧと
前記ゲート絶縁膜３との界面のゲート幅方向に沿う長さ
Ｗ１を、前記電荷蓄積ゲート電極ＦＧと前記ゲート絶縁
膜１２との界面のゲート幅方向に沿う長さＷ２に比べて
短く構成する。

【００８９】この構成により、電荷蓄積ゲート電極ＦＧ
と制御ゲート電極ＣＧとの間のゲート絶縁膜１２に生じ
る容量Ｃ２と、電荷蓄積ゲート電極ＦＧとｐ型半導体基
板(チャネル形成領域）１との間のゲート絶縁膜３に生
じる容量Ｃ１とで表わされる不揮発性記憶素子Ｑのカッ
プリング比〔Ｃ２／(Ｃ１＋Ｃ２)〕を大きくすることが
できるので、電荷蓄積ゲート電極ＦＧの電圧Ｖfgを高め
ることができる。この結果、制御ゲート電極ＣＧに印加
する電圧Ｖcgを低く設定することができるので、不揮発
性記憶素子Ｑの低電圧化を図ることができる。

【００９０】また、不揮発性記憶素子Ｑの低電圧化を図
ることができるので、高電圧回路を設ける必要がなくな
り、これに相当する分、フラッシュメモリの集積度を高
めることができる。

【００９１】また、不揮発性記憶素子Ｑの実効チャネル
長を短くすることなく、不揮発性記憶素子Ｑの低電圧化
を図ることができる。

【００９２】（２）前記電荷蓄積ゲート電極ＦＧを、ゲ
ート材４及びこのゲート材４の表面上に積層されたゲー
ト材１１で構成し、前記ゲート材１１と前記ゲート絶縁
膜１２との界面のゲート長方向に沿う長さを、前記ゲー
ト材４と前記ゲート絶縁膜３との界面のゲート長方向に
沿う長さに比べて長く構成する。

【００９３】この構成により、電荷蓄積ゲート電極ＦＧ
と制御ゲート電極ＣＧとの間のゲート絶縁膜１２に生じ
る容量Ｃ２と、電荷蓄積ゲート電極ＦＧとｐ型半導体基
板(チャネル形成領域）１との間のゲート絶縁膜３に生
じる容量Ｃ１とで表わされる不揮発性記憶素子Ｑのカッ
プリング比〔Ｃ２／(Ｃ１＋Ｃ２)〕を更に大きくするこ
とができるので、不揮発性記憶素子Ｑの低電圧化を更に
図ることができる。

【００９４】（３）ｐ型半導体基板１の主面の活性領域
上にゲート絶縁膜３を介在して電荷蓄積ゲート電極ＦＧ
が形成され、前記電荷蓄積ゲート電極ＦＧ上にゲート絶
縁膜１２を介在して制御ゲート電極ＣＧが形成された不
揮発性記憶素子Ｑを有するフラッシュメモリ(半導体集
積回路装置)の製造方法であって、前記ゲート絶縁膜３
の表面上に、ゲート長方向に沿う長さが規定されたゲー
ト材４及びゲート材１１を形成し、その後、前記ゲート
材１１の表面上にゲート絶縁膜１２を形成し、その後、
前記ゲート絶縁膜１２の表面上に、ゲート幅方向に沿う
長さが規定された制御ゲート電極ＣＧを形成する工程
と、炭素とフッ素を含むエッチングガスを用いた異方性
エッチング法を使用し、前記ゲート絶縁膜１２に、ゲー
ト幅方向に沿う幅を規定するパターンニングを施すと共
に、前記ゲート絶縁膜１２から露出されたゲート材１１
にオーバーエッチングを施す工程と、等方性エッチング
法を使用し、前記ゲート材１１、ゲート材４の夫々に、
ゲート幅方向に沿う長さを規定するパターンニングを施
して、前記ゲート材１１、ゲート材４の夫々からなる電
荷蓄積ゲート電極ＦＧを形成する工程を備える。

【００９５】この構成により、炭素とフッ素を含むエッ
チングガスを用いた異方性エッチング法を使用し、ゲー
ト絶縁膜１２に、ゲート幅方向に沿う長さを規定するパ
ターンニングを施すと共に、ゲート絶縁膜１２から露出
されたゲート材１１にオーバーエッチングを施す際、炭
素を主成分とする堆積成分が制御ゲート電極ＣＧの側壁
面、ゲート絶縁膜１２の側壁面及びオーバーエッチング
されたゲート材１１の側壁面に付着し、これらの側壁面
上に保護膜１２ａが形成されるので、等方性エッチング
法を使用し、ゲート材１１、ゲート材４の夫々に、ゲー
ト幅方向に沿う長さを規定するパターンニングを施し
て、ゲート材１１、ゲート材４の夫々からなる電荷蓄積
ゲート電極ＦＧを形成する際、制御ゲート電極ＣＧの側
壁面、ゲート絶縁膜１２の側壁面及びオーバーエッチン
グされたゲート材１１の側壁面はサイドエッチングされ
ない。従って、電荷蓄積ゲート電極ＦＧとゲート絶縁膜
３との界面のゲート幅方向に沿う長さを電荷蓄積ゲート
電極ＦＧとゲート絶縁膜１２との界面のゲート幅方向に
沿う長さに比べて短くすることができる。

【００９６】なお、本実施形態は、ゲート材４、ゲート
材１１の夫々で電荷蓄積ゲート電極ＦＧを構成した場合
について説明したが、電荷蓄積ゲート電極ＦＧはゲート
材４のみで構成してもよい。この場合、製造工程におい
て、ゲート絶縁膜１２にゲート幅方向に沿う長さを規定
するパターンニングを施すと共に、ゲート絶縁膜１２か
ら露出されたゲート材４にオーバーエッチングを施す。

【００９７】（実施形態２）本実施形態は、フラッシュ
メモリ(半導体集積回路装置)に本発明を適用した第２実
施形態である。

【００９８】図１７は、フラッシュメモリのゲート長方
向に沿う要部断面図（図１９に示すＡ１−Ａ１線の位置
で切った断面図）であり、図１８は前記フラッシュメモ
リのゲート幅方向に沿う要部断面図（図１９に示すＢ１
−Ｂ１線の位置で切った断面図）である。

【００９９】本実施形態のフラッシュメモリは、図１７
に示すように、例えば単結晶珪素からなるｐ型半導体基
板１を主体に構成されている。このｐ型半導体基板１の
主面の活性領域には、書き込み動作及び消去動作をトン
ネル効果によって行う不揮発性記憶素子Ｑｆが構成され
ている。不揮発性記憶素子Ｑｆは、主に、チャネル形成
領域として使用するｐ型半導体領域１、ゲート絶縁膜
３、電荷蓄積ゲート電極(フローティングゲート電極)Ｆ
Ｇ、ゲート絶縁膜１２、制御ゲート電極（コントロール
ゲート電極）ＣＧ、ソース領域及びドレイン領域である
一対のn+型半導体領域２０で構成されている。

【０１００】前記不揮発性記憶素子Ｑｆは、図１７及び
図１８に示すように、ゲート長方向に沿って延在するデ
ータ線ＤＬとゲート幅方向に沿って延在するワード線Ｗ
Ｌとの交差部に配置されている。この不揮発性記憶素子
Ｑは、データ線ＤＬが延在する方向に沿って複数個配置
され、ワード線ＷＬが延在する方向に沿って複数個配置
されている。なお、不揮発性記憶素子Ｑｆのデータの書
き込み及び消去の方法は、前述の実施形態１と同様であ
る。

【０１０１】前記不揮発性記憶素子Ｑｆの一方のn+型半
導体領域２０は、データ線ＤＬが延在する方向に配置さ
れた他の不揮発性記憶素子Ｑｆの他方のn+型半導体領域
２０と兼用されている。また、不揮発性記憶素子Ｑｆの
制御ゲート電極ＣＧは、ワード線ＷＬが延在する方向に
沿って配置された他の不揮発性記憶素子Ｑｆの制御ゲー
ト電極ＦＧと一体化され、ワード線ＷＬとして構成され
ている。

【０１０２】前記ｐ型半導体基板１の主面の非活性領域
上には、その主面の活性領域のゲート幅方向の長さを規
定するフィールド絶縁膜２が形成されている。このフィ
ールド絶縁膜２は、ゲート長方向に沿って連続的に延在
し、ワード線ＷＬが延在する方向に配置された不揮発性
記憶素子Ｑｆ間を電気的に分離している。

【０１０３】前記制御ゲート電極ＣＧの表面上を含むｐ
型半導体基板１の主面上の全面には層間絶縁膜１５が形
成されている。この層間絶縁膜１５の表面上には、ゲー
ト長方向に沿って延在するデータ線ＤＬが形成されてい
る。

【０１０４】図１７に示すように、前記電荷蓄積ゲート
電極ＦＧとゲート絶縁膜３との界面のゲート長方向に沿
う長さＬ１は、電荷蓄積ゲート電極ＦＧとゲート絶縁膜
１２との界面のゲート長方向に沿う長さＬ２に比べて短
く構成されている。

【０１０５】このように、電荷蓄積ゲート電極ＦＧとゲ
ート絶縁膜３との界面のゲート長方向に沿う長さＬ１
を、電荷蓄積ゲート電極ＦＧとゲート絶縁膜１２との界
面のゲート幅方向に沿う長さＬ２に比べて短く構成する
ことにより、電荷蓄積ゲート電極ＦＧとｐ型半導体基板
１との間に介在されるゲート絶縁膜３の占有面積を制御
ゲート電極ＣＧと電荷蓄積ゲート電極ＦＧとの間に介在
されるゲート絶縁膜１２の占有面積に比べて小さくする
ことができ、電荷蓄積ゲート電極ＣＧとｐ型半導体基板
１との間のゲート絶縁膜３に生じる容量Ｃ１を電荷蓄積
ゲート電極ＦＧと制御ゲート電極ＣＧとの間のゲート絶
縁膜１２に生じる容量Ｃ２に比べて小さくすることがで
きるので、容量Ｃ２と容量Ｃ１とで表わされる不揮発性
記憶素子Ｑｆのカップリング比〔Ｃ２／(Ｃ１＋Ｃ２)〕
を大きくすることができる。

【０１０６】次に、前記フラッシュメモリの製造方法に
ついて、図２０乃至図２３（製造方法を説明するための
断面図）を用いて説明する。なお、図２０乃至図２３
は、ゲート長方向に沿う断面図である。

【０１０７】まず、単結晶珪素からなるｐ型半導体基板
１を準備する。

【０１０８】次に、前記ｐ型半導体基板１の主面の非活
性領域上に、その主面の活性領域のゲート長方向に沿う
長さを規定するフィールド絶縁膜２を形成する。このフ
ィールド絶縁膜２は、例えば周知の選択酸化法で形成さ
れた熱酸化珪素膜で形成され、ゲート幅方向に沿って連
続的に延在する。

【０１０９】次に、前記フィールド絶縁膜２でゲート長
方向に沿う長さが規定されたｐ型半導体基板１の主面の
活性領域上にゲート絶縁膜３を形成する。このゲート絶
縁膜３は熱酸化珪素膜で形成される。

【０１１０】次に、前記ゲート絶縁膜３の表面の中央領
域上に、ゲート幅方向に沿う長さが規定されたゲート材
４を形成する。このゲート材４は例えば不純物が導入さ
れた多結晶珪素膜で形成される。

【０１１１】次に、前記ゲート材４の表面上を含むｐ型
半導体基板１の主面上の全面にゲート絶縁膜１１を形成
し、その後、前記ゲート絶縁膜１２の表面上に、ゲート
幅方向に沿う長さが規定され、ゲート長方向に沿って延
在するゲート材１３を形成する。ゲート絶縁膜１２は、
例えば第１酸化珪素膜、窒化珪素膜、第２酸化珪素膜の
夫々を順次積層した積層膜で形成される。ゲート材１３
は例えば不純物が導入された多結晶珪素膜で形成され
る。

【０１１２】次に、前記ゲート材１３の表面の所定の領
域上に、ゲート幅方向に沿って連続的に延在するマスク
２１を形成する。マスク２１は例えば酸化珪素膜で形成
される。ここまでの製造工程を図２０に示す。

【０１１３】次に、前記マスク２１をエッチングマスク
として使用し、前記ゲート材１３にゲート長方向に沿う
長さを規定するパターンニングを施し、前記ゲート絶縁
膜１２の表面上にゲート長方向に沿う長さが規定された
制御ゲート電極ＣＧ及びワード線(ＷＬ)を形成する。こ
のパターンニングは異方性エッチング法で行なわれる。
ここまでの製造工程を図２１に示す。

【０１１４】次に、炭素(Ｃ)とフッ素(Ｆ)を含むエッチ
ングガス用いた異方性エッチング法を使用し、図２２に
示すように、ゲート絶縁膜１２に、ゲート長方向に沿う
長さを規定するパターンニングを施すと共に、前記ゲー
ト絶縁膜１２から露出されたゲート材４にオーバーエッ
チングを施す。エッチングガスとしては、全体のガスの
内、その中に占める炭素とフッ素との存在割合が〔フッ
素÷炭素≦４〕となる条件のものを使用する。この工程
において、炭素を主成分とする堆積成分が制御ゲート電
極ＣＧの側壁面、ゲート絶縁膜１２の側壁面及びオーバ
ーエッチングされたゲート材４の側壁面に付着し、これ
らの側壁面上に保護膜１２ａが形成される。

【０１１５】次に、前述の実施形態１の方法(１)、方法
(２)と同様にして、図２３に示すように、前記ゲート材
４に、ゲート長方向に沿う長さを規定するパターンニン
グを施して、前記ゲート材４からなる電荷蓄積ゲート電
極ＦＧを形成する。この工程において、制御ゲート電極
ＣＧの側壁面上、ゲート絶縁膜１２の側壁面上及びオー
バーエッチングされたゲート材４の側壁面上には炭素を
主成分とする保護膜１２ａが形成されているので、等方
性エッチングにおいて、制御ゲート電極ＣＧの側壁面、
ゲート絶縁膜１２の側壁面及びオーバーエッチングされ
たゲート材４の側壁面はサイドエッチングされず、保護
膜１２ａで側壁を保護されていない部分のゲート材１
１、ゲート材４の側壁がサイドエッチングされる。従っ
て、電荷蓄積ゲート電極ＣＧとゲート絶縁膜３との界面
のゲート長方向に沿う長さＬ１を、電荷蓄積ゲート電極
ＣＧとゲート絶縁膜１２との界面のゲート長方向に沿う
長さＬ２に比べて短くすることができる。

【０１１６】次に、前記ｐ型半導体基板１の主面の活性
領域に前記電荷蓄積ゲート電極ＦＧに対して自己整合で
ｎ型不純物を導入し、ソース領域及びドレイン領域であ
る一対のn+型半導体領域２０を形成し、その後、前記制
御ゲート電極ＣＧの表面上及びワード線ＷＬの表面上を
含むｐ型半導体基板１の主面上の全面に層間絶縁膜１５
を形成し、その後、前記層間絶縁膜１５の表面上にゲー
ト長方向に沿って延在するデータ線ＤＬを形成する。層
間絶縁膜１５は例えば酸化珪素膜で形成され、データ線
ＤＬは例えばアルミニウム膜又はアルミニウム合金膜等
の金属膜で形成される。

【０１１７】次に、データ線ＤＬの上層に層間絶縁膜、
配線、最終保護膜等を形成することにより、本実施形態
のフラッシュメモリがほぼ完成する。

【０１１８】このように、本実施形態によれば、以下の
作用効果が得られる。

【０１１９】（１）ｐ型半導体基板１の主面の活性領域
上にゲート絶縁膜３を介在して電荷蓄積ゲート電極ＦＧ
が形成され、前記電荷蓄積ゲート電極ＦＧ上にゲート絶
縁膜１２を介在して制御ゲート電極ＣＧが形成された不
揮発性記憶素子Ｑを有するフラッシュメモリ(半導体集
積回路装置)であって、前記電荷蓄積ゲート電極ＦＧと
前記ゲート絶縁膜３との界面のゲート長方向に沿う長さ
Ｌ１を、前記電荷蓄積ゲート電極ＦＧと前記ゲート絶縁
膜１２との界面のゲート長方向に沿う長さＬ２に比べて
短く構成する。

【０１２０】この構成により、電荷蓄積ゲート電極ＦＧ
と制御ゲート電極ＣＧとの間のゲート絶縁膜１２に生じ
る容量Ｃ２と、電荷蓄積ゲート電極ＦＧとｐ型半導体基
板（チャネル形成領域）１との間のゲート絶縁膜３に生
じる容量Ｃ１とで表わされる不揮発性記憶素子Ｑのカッ
プリング比〔Ｃ２／（Ｃ１＋Ｃ２)〕を大きくすること
ができるので、電荷蓄積ゲート電極ＦＧの電圧Ｖfgを高
めることができる。この結果、制御ゲート電極ＣＧに印
加する電圧Ｖcgを低く設定することができるので、不揮
発性記憶素子Ｑの低電圧化を図ることができる。

【０１２１】また、不揮発性記憶素子Ｑの低電圧化を図
ることができるので、高電圧回路を設ける必要がなくな
り、これに相当する分、フラッシュメモリの集積度を高
めることができる。

【０１２２】（２）ｐ型半導体基板１の主面の活性領域
上にゲート絶縁膜３を介在して電荷蓄積ゲート電極ＦＧ
が形成され、前記電荷蓄積ゲート電極ＦＧ上にゲート絶
縁膜１２を介在して制御ゲート電極ＣＧが形成された不
揮発性記憶素子Ｑを有するフラッシュメモリ(半導体集
積回路装置)の製造方法であって、前記ゲート絶縁膜３
の表面上に、ゲート幅方向に沿う長さが規定されたゲー
ト材４を形成し、その後、前記ゲート材４の表面上にゲ
ート絶縁膜１２を形成し、その後、前記ゲート絶縁膜１
２の表面上に、ゲート長方向に沿う長さが規定された制
御ゲート電極ＣＧを形成する工程と、炭素とフッ素を含
むエッチングガスを用いた異方性エッチング法を使用
し、前記ゲート絶縁膜１２に、ゲート長方向に沿う長さ
を規定するパターンニングを施すと共に、前記ゲート絶
縁膜１２から露出されたゲート材４にオーバーエッチン
グを施す工程と、等方性エッチング法を使用し、前記ゲ
ート材４に、ゲート幅方向に沿う長さを規定するパター
ンニングを施して、前記ゲート材４からなる電荷蓄積ゲ
ート電極ＦＧを形成する工程を備える。

【０１２３】この構成により、炭素とフッ素を含むエッ
チングガスを用いた異方性エッチング法を使用し、ゲー
ト絶縁膜１２に、ゲート長方向に沿う長さを規定するパ
ターンニングを施すと共に、ゲート絶縁膜１２から露出
されたゲート材４にオーバーエッチングを施す際、炭素
を主成分とする堆積成分が制御ゲート電極ＣＧの側壁
面、ゲート絶縁膜１２の側壁面及びオーバーエッチング
されたゲート材４の側壁面に付着し、これらの側壁面上
に保護膜１２ａが形成されるので、等方性エッチング法
を使用し、ゲート材４に、ゲート長方向に沿う長さを規
定するパターンニングを施して、ゲート材４の夫々から
なる電荷蓄積ゲート電極ＦＧを形成する際、制御ゲート
電極ＣＧの側壁面、ゲート絶縁膜１２の側壁面及びオー
バーエッチングされたゲート材１１の側壁面はサイドエ
ッチングされない。従って、電荷蓄積ゲート電極ＦＧと
ゲート絶縁膜３との界面のゲート長方向に沿う長さＬ１
を電荷蓄積ゲート電極ＦＧとゲート絶縁膜１２との界面
のゲート長方向に沿う長さＬ２に比べて短くすることが
できる。

【０１２４】（実施形態３)本実施形態は、フラッシュ
メモリ(半導体集積回路装置)に本発明を適用した第３実
施形態である。

【０１２５】図２４は、フラッシュメモリの要部平面図
であり、図２５は、図２４に示すＣ−Ｃ線の位置で切っ
た断面図であり、図２６は、図２４に示すＤ−Ｄ線の位
置で切った断面図であり、図２７は、図２４に示すＥ−
Ｅ線の位置で切った断面図であり、図１は前記フラッシ
ュメモリの要部等価回路図である。なお、図２４におい
て、図を見易くするため、後述する熱酸化絶縁膜１０、
層間絶縁膜１５、データ線ＤＬ等は図示を省略してい
る。

【０１２６】本実施形態のフラッシュメモリは、図１に
示すように、書き込み動作及び消去動作をトンネル効果
によって行う不揮発性記憶素子Ｑを行列状に配置し、１
つのメモリブロックＭＢを構成している。メモリブロッ
クＭＢは、行列状に複数個配置され、メモリアレイ部を
構成している。

【０１２７】前記不揮発性記憶素子Ｑは、ゲート長方向
に沿って延在するワード線ＷＬとゲート幅方向に沿って
延在するデータ線ＤＬとの交差部に配置されている。ワ
ード線ＷＬは、このワード線ＷＬが延在する方向に沿っ
て配置された複数個の不揮発性記憶素子Ｑの夫々の制御
ゲート電極と一体化され、電気的に接続されている。

【０１２８】前記データ線ＤＬが延在する方向に沿って
配置された複数個の不揮発性記憶素子Ｑの夫々のドレイ
ン領域は、ローカルデータ線ＬＤＬを介して選択用トラ
ンジスタＳＴ１の一方の半導体領域に電気的に接続され
ている。この選択用トランジスタＳＴ１の他方の半導体
領域はデータ線ＤＬに電気的に接続されている。また、
データ線ＤＬが延在する方向に沿って配置された複数個
の不揮発性記憶素子Ｑの夫々のソース領域は、ローカル
ソース線ＬＳＬを介して選択用トランジスタＳＴ２の一
方の半導体領域に電気的に接続されている。この選択用
トランジスタＳＴ２の他方の半導体領域はソース線ＳＬ
に電気的に接続されている。このように構成されるフラ
ッシュメモリは、不揮発性記憶素子Ｑの消去動作をワー
ド線毎又はメモリブロックＭＢ毎若しくはメモリアレイ
部全体で行うことができる。

【０１２９】次に、前記不揮発性記憶素子Ｑの具体的な
構造について、図２４、図２５、図２６及び図２７を用
いて説明する。

【０１３０】前記不揮発性記憶素子Ｑは、図２５に示す
ように、単結晶珪素からなるｐ型半導体基板１の主面の
活性領域に構成されている。この不揮発性記憶素子Ｑ
は、主に、チャネル形成領域として使用されるp-型半導
体基板１、ゲート絶縁膜３、電荷蓄積ゲート電極(フロ
ーティングゲート電極)ＦＧ、ゲート絶縁膜１２、制御
ゲート電極(コントロールゲート電極)ＣＧ、ソース領域
及びドレイン領域で構成されている。ソース領域は、ｎ
型半導体領域(ｎ型不純物領域)６及びn+型半導体領域(n
+型不純物領域)９で構成されている。ドレイン領域は、
ｎ型半導体領域（ｎ型不純物領域）７及びn+型半導体領
域(n+型不純物領域)９で構成されている。つまり、不揮
発性記憶素子Ｑは、ｎチャネル導電型の電界効果トラン
ジスタで構成されている。

【０１３１】前記ゲート絶縁膜３は、例えば８［ｎｍ］
程度の膜厚に設定された酸化珪素膜で形成されている。
前記ゲート絶縁膜１２は、例えば、第１酸化珪素膜、窒
化珪素膜、第２酸化珪素膜の夫々を順次積層した積層膜
で形成されている。第１酸化珪素膜は例えば５［ｎｍ］
程度の膜厚に設定され、窒化珪素膜は例えば１０［ｎ
ｍ］程度の膜厚に設定され、第２酸化珪素膜は例えば４
［ｎｍ］程度の膜厚に設定されている。

【０１３２】前記電荷蓄積ゲート電極ＦＧは、ゲート材
４及びこのゲート材４の表面上に積層されたゲート材１
１で構成されている。ゲート材４、ゲート材１１の夫々
は例えば多結晶珪素膜で形成されている。これらの多結
晶珪素膜には、その堆積中又は堆積後に抵抗値を低減す
る不純物が導入されている。

【０１３３】前記ゲート材４のゲート長方向に沿う長さ
は、電荷蓄積ゲート電極ＦＧのゲート長を規定してい
る。このゲート材４のゲート長方向に沿う長さは、例え
ば０．４［μｍ］程度に設定されている。

【０１３４】前記ゲート材４のゲート長方向において、
互いに対向する２つの側壁面の夫々の表面上にはサイド
ウォールスペーサ８が形成されている。このサイドウォ
ールスペーサ８は例えば酸化珪素膜で形成されている。

【０１３５】前記制御ゲート電極ＣＧはゲート材(１３)
で形成されている。ゲート材(１３)は例えば多結晶珪素
膜で形成されている。この多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物が導入されてい
る。

【０１３６】前記制御ゲート電極ＣＧは、ゲート長方向
に沿って延在するワード線ＷＬと一体化され、このワー
ド線ＷＬが延在する方向に沿って配置された他の不揮発
性記憶素子Ｑの制御ゲート電極ＣＧと電気的に接続され
ている。

【０１３７】前記ソース領域であるｎ型半導体領域６
は、フィールド絶縁膜２及びゲート材４に対して自己整
合で導入されたｎ型不純物で形成されている。また、ド
レイン領域であるｎ型半導体領域７は、フィールド絶縁
膜２及びゲート材４に対して自己整合で導入されたｎ型
不純物で形成されている。このドレイン領域であるｎ型
半導体領域７は、ソース領域であるｎ型半導体領域６に
比べて若干高目の不純物濃度に設定されている。

【０１３８】前記ソース領域であるn+型半導体領域９、
ドレイン領域であるn+型半導体領域９の夫々は、フィー
ルド絶縁膜２及びサイドウォールスペーサ８に対して自
己整合で導入されたｎ型不純物で形成されている。この
ソース領域であるn+型半導体領域９、ドレイン領域であ
るn+型半導体領域９の夫々は、ドレイン領域であるｎ型
半導体領域７に比べて高い不純物濃度に設定されてい
る。

【０１３９】前記フィールド絶縁膜２は、ｐ型半導体基
板１の主面の非活性領域上に形成され、ｐ型半導体基板
１の主面の活性領域のゲート長方向に沿う長さを規定し
ている。つまり、ｐ型半導体基板１の主面の活性領域の
ゲート長方向に沿う長さは、ｐ型半導体基板１の主面の
非活性領域上に形成された一対のフィールド絶縁膜２で
規定されている。一対のフィールド絶縁膜２の夫々は、
周知の選択酸化法で形成された酸化珪素膜で形成されて
いる。一対のフィールド絶縁膜２の夫々は、図２２に示
すように、ゲート幅方向に沿って連続的に延在し、ワー
ド線ＷＬが延在する方向に配置された不揮発性記憶素子
Ｑ間を電気的に分離している。

【０１４０】前記ソース領域であるn+型半導体領域９、
ドレイン領域であるn+型半導体領域９の夫々は、図２４
に示すように、ゲート幅方向に沿って配置された不揮発
性記憶素子Ｑのソース領域であるn+型半導体領域９、ド
レイン領域であるn+型半導体領域９の夫々と一体化され
るように、ゲート幅方向に沿って連続的に延在してい
る。また、ソース領域であるｎ型半導体領域６、ドレイ
ン領域であるｎ型半導体領域７の夫々は、図２４に示し
ていないが、n+型半導体領域９と同様に、ゲート幅方向
に沿って配置された不揮発性記憶素子Ｑのソース領域で
あるｎ型半導体領域６、ドレイン領域であるｎ型半導体
領域７の夫々と一体化されるように、ゲート幅方向に沿
って連続的に延在している。つまり、不揮発性記憶素子
Ｑのソース領域、ドレイン領域の夫々は、ゲート幅方向
に沿って配置された他の不揮発性記憶素子Ｑのソース領
域、ドレイン領域の夫々に電気的に接続されている。

【０１４１】前記ソース領域であるn+型半導体領域９、
ｎ型半導体領域６の夫々は、ローカルソース線(ＬＳＬ)
として構成されている。また、前記ドレイン領域である
n+型半導体領域９、ｎ型半導体領域７の夫々は、ローカ
ルデータ線(ＬＤＬ)として構成されている。つまり、本
実施形態のフラッシュメモリは、ｐ型半導体基板１内に
ローカルソース線(ＬＳＬ)、ローカルデータ線(ＬＤＬ)
の夫々を埋め込んだ構造で構成されていると共に、ＡＮ
Ｄ型の回路構成で構成されている。

【０１４２】図２５に示すように、前記ソース領域であ
るn+型半導体領域９の表面は熱酸化絶縁膜１０で覆わ
れ、前記ドレイン領域であるn+型半導体領域９の表面は
熱酸化絶縁膜１０で覆われている。この一対の熱酸化絶
縁膜１０の夫々は、フィールド絶縁膜２とゲート材４と
の間のｐ型半導体基板１の主面の活性領域に形成されて
いる。一対の熱酸化絶縁膜１０の夫々は、ゲート幅方向
に沿って連続的に延在している。一対の熱酸化絶縁膜１
０の夫々は、熱酸化処理によって形成された酸化珪素膜
で形成されている。

【０１４３】図２６に示すように、前記ゲート材４のゲ
ート幅方向に沿う長さは、電荷蓄積ゲート電極ＦＧのゲ
ート幅を規定している。このゲート材４のゲート幅方向
に沿う長さは例えば０．４［μｍ］程度に設定されてい
る。

【０１４４】なお、図２７に示すように、ゲート幅方向
における不揮発性記憶素子Ｑ間において、ゲート材４、
ゲート材１１、ゲート材(１３)の夫々は延在していな
い。

【０１４５】次に、前記不揮発性記憶素子を有するフラ
ッシュメモリの製造方法について、図２８乃至図３７
(製造方法を説明するための断面図)を用いて説明する。
なお、図２８乃至図３２は、図２４に示すＣ−Ｃ線の位
置での断面図であり、図３３乃至図３５は、図２４に示
すＤ−Ｄ線の位置での断面図であり、図３６及び図３７
は、図２４に示すＥ−Ｅ線の位置での断面図である。

【０１４６】まず、単結晶珪素からなるｐ型半導体基板
１を準備する。

【０１４７】次に、前記ｐ型半導体基板１の主面の非活
性領域上に、その主面の活性領域のゲート長方向に沿う
長さを規定するフィールド絶縁膜２を形成する。このフ
ィールド絶縁膜２は、例えば周知の選択酸化法で形成さ
れた熱酸化珪素膜で形成され、ゲート幅方向に沿って連
続的に延在する。

【０１４８】次に、前記フィールド絶縁膜２でゲート長
方向に沿う長さが規定されたｐ型半導体基板１の主面の
活性領域上にゲート絶縁膜３を形成する。このゲート絶
縁膜３は熱酸化珪素膜で形成される。

【０１４９】次に、前記ゲート絶縁膜３の表面上を含む
ｐ型半導体基板１の主面上の全面に例えばＣＶＤ法で多
結晶珪素膜を形成する。この多結晶珪素膜には、その堆
積中又は堆積後に抵抗値を低減する不純物が導入され
る。

【０１５０】次に、前記ゲート絶縁膜３上の多結晶珪素
膜の一部の表面上に、ゲート幅方向に沿って延在する耐
酸化性のマスク５を形成する。この耐酸化性のマスク５
は例えば窒化珪素膜で形成される。

【０１５１】次に、前記多結晶珪素膜にパターンニング
を施し、前記ゲート絶縁膜３の一部の表面上に、ゲート
長方向に沿う長さが規定され、ゲート長方向に沿う断面
が逆台形状で形成され、かつゲート幅方向に沿って連続
的に延在するゲート材４を形成する。ここのでの製造工
程を図２８(Ｃ−Ｃ線での断面図)に示す。

【０１５２】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びゲート材４に対し
て自己整合でｎ型不純物を選択的に導入し、ソース領域
であるｎ型半導体領域６を形成する。このｎ型半導体領
域６はゲート幅方向に沿って連続的に延在する。

【０１５３】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びゲート材４に対し
て自己整合でｎ型不純物を選択的に導入し、ドレイン領
域であるｎ型半導体領域７を形成する。このｎ型半導体
領域７はゲート幅方向に沿って連続的に延在する。

【０１５４】次に、前記耐酸化性のマスク５の表面上を
含むｐ型半導体基板１の主面上の全面に例えばＣＶＤ法
で酸化珪素膜を形成し、その後、前記酸化珪素膜に異方
性エッチングを施して、前記ゲート材８のゲート長方向
の互いに対向する２つの側壁面の夫々の表面上にサイド
ウォールスペーサ８を形成する。サイドウォールスペー
サ８はゲート幅方向に沿って連続的に延在する。この工
程において、耐酸化性のマスク５もエッチングされ、そ
の膜厚は薄くなる。ここまでの製造工程を図２９(Ｃ−
Ｃ線での断面図)に示す。

【０１５５】次に、前記ｐ型半導体基板１の主面の活性
領域に、前記フィールド絶縁膜２及びサイドウォールス
ペーサ８に対して自己整合でｎ型不純物を導入し、ソー
ス領域及びドレイン領域である一対のn+型半導体領域９
を形成する。この一対のn+型半導体領域９の夫々はゲー
ト幅方向に沿って連続的に延在する。ここまでの製造工
程を図３０(Ｃ−Ｃ線での断面図)に示す。

【０１５６】次に、熱酸化処理を施し、図３１(Ｃ−Ｃ
線での断面図)に示すように、前記フィールド絶縁膜２
とサイドウォールスペーサ８との間のｐ型半導体基板１
の主面の活性領域上に一対の熱酸化絶縁膜１０を形成す
る。この一対の熱酸化絶縁膜１０の夫々はゲート幅方向
に沿って連続的に延在する。この工程において、一対の
n+型半導体領域９の夫々の表面は一対の熱酸化絶縁膜１
０の夫々で被覆される。また、この工程において、ゲー
ト材４とｐ型半導体基板１との間に、ゲート材４からそ
の中央部に向ってゲートバーズビーク(熱酸化絶縁膜)１
０Ａが成長し、このゲートバーズビーク１０Ａの成長に
より、ゲート材４のゲート長方向に沿う断面が逆台形状
から矩形状に変化し、ゲート材４の側壁面側の一部にサ
イドウォールスペーサ８が覆い被さる状態を抑制するこ
とができる。ここまでの製造工程を図３１(Ｃ−Ｃ線で
の断面図)に示す。

【０１５７】次に、前記耐酸化性のマスク５を除去す
る。

【０１５８】次に、前記ゲート材４の表面上を含むｐ型
半導体基板１の主面上の全面に例えばＣＶＤ法で多結晶
珪素膜を形成する。この多結晶珪素膜には、その堆積中
又は堆積後に抵抗値を低減する不純物が導入される。

【０１５９】次に、前記多結晶珪素膜にパターンニング
を施し、ゲート長方向に沿う長さが規定されたゲート材
１１を形成する。このゲート材１１はゲート幅方向に沿
って連続的に延在する。

【０１６０】次に、前記ゲート材１１の表面上を含むｐ
型半導体基板１の主面上の全面にゲート絶縁膜１２を形
成する。このゲート絶縁膜１２は、例えば、第１酸化珪
素膜、窒化珪素膜、第２酸化珪素膜の夫々を順次積層し
た積層膜で形成される。第１酸化珪素膜、窒化珪素膜、
第２酸化珪素膜の夫々は例えばＣＶＤ法で形成される。

【０１６１】次に、前記ゲート絶縁膜１３の表面上の全
面にゲート材１３を形成する。ゲート材１３は、例えば
ＣＶＤ法で堆積された多結晶珪素膜で形成される。多結
晶珪素膜には、その堆積中又はその堆積後に抵抗値を低
減する不純物が導入される。

【０１６２】次に、前記ゲート材１３の表面上の全面に
絶縁膜１４を形成する。この絶縁膜１４は例えばＣＶＤ
法で堆積された酸化珪素膜で形成される。ここまでの製
造工程を図３２(Ｃ−Ｃ線での断面図)及び図３３(Ｄ−
Ｄ線での断面図)に示す。

【０１６３】次に、前記絶縁膜１４にパターンニングを
施し、前記ゲート材１３の表面のワード線形成領域に、
ゲート幅方向に沿う長さが規定された絶縁膜１４を形成
する。絶縁膜１４は、ゲート長方向に沿って連続的に延
在する。

【０１６４】次に、前記絶縁膜１４をエッチングマスク
として使用し、前記ゲート材１３、ゲート絶縁膜１２の
夫々にゲート幅方向に沿う長さを規定するパターンニン
グを順次施し、ゲート幅方向に沿う長さが規定された制
御ゲート電極ＣＧ及びワード線ＷＬを形成すると共に、
ゲート幅方向に沿う長さが規定されたゲート絶縁膜１２
を形成する。このパターンニングは、異方性エッチング
法で行なわれる。ここまでの製造工程を図３４(Ｄ−Ｄ
線での断面図)及び図３６(Ｅ−Ｅ線での断面図）に示
す。

【０１６５】次に、前記ゲート材１１、ゲート材４の夫
々に、ゲート幅方向に沿う長さを規定するパターンニン
グを順次行い、前記ゲート材１１、ゲート材４の夫々か
らなる電荷蓄積ゲート電極ＦＧを形成する。ここまでの
工程を図３５（Ｄ−Ｄ線での断面図）及び図３７(Ｅ−
Ｅ線での断面図)に示す。この工程において、ゲート材
４のゲート幅方向に沿う断面は矩形状で形成されてお
り、ゲート材４の側壁面側の一部にサイドウォールスペ
ーサ８が覆い被さる状態になっていないので、図３７に
示すように、ゲート幅方向における不揮発性記憶素子Ｑ
間において、ゲート材４の一部が残存することはない。
このパターンニングは、例えば異方性エッチングで行な
われる。

【０１６６】次に、前記制御ゲート電極ＣＧの表面上及
びワード線ＷＬの表面上を含むｐ型半導体基板１の主面
上の全面に層間絶縁膜１５を形成し、その後、前記層間
絶縁膜１５の表面上にゲート長方向に沿って延在するデ
ータ線ＤＬを形成する。層間絶縁膜１５は例えば酸化珪
素膜で形成され、データ線ＤＬは例えばアルミニウム膜
又はアルミニウム合金膜等の金属膜で形成される。

【０１６７】次に、データ線ＤＬの上層に層間絶縁膜、
配線、最終保護膜等を形成することにより、本実施形態
のフラッシュメモリがほぼ完成する。

【０１６８】このように、本実施形態によれば、以下の
作用効果が得られる。

【０１６９】ｐ型半導体基板１の主面の活性領域上にゲ
ート絶縁膜３を介在して電荷蓄積ゲート電極ＦＧが形成
され、前記電荷蓄積ゲート電極ＦＧ上にゲート絶縁膜１
２を介在して制御ゲート電極ＣＧが形成された不揮発性
記憶素子Ｑを有し、この不揮発性記憶素子Ｑをゲート幅
方向に沿って複数個配置したフラッシュメモリ（半導体
集積回路装置）の製造方法であって、前記ゲート絶縁膜
３の表面の中央領域上に、ゲート長方向に沿う長さが規
定され、ゲート長方向に沿う断面が逆台形状で形成さ
れ、かつゲート幅方向に沿って連続的に延在するゲート
材４を形成する工程と、前記ゲート材４のゲート長方向
の互いに対向する２つの側壁面の夫々の表面上に、ゲー
ト幅方向に沿って連続的に延在するサイドウォールスペ
ーサ８を形成する工程と、熱酸化処理を施し、前記ｐ型
半導体基板１の主面の活性領域上に、ゲート幅方向に沿
って連続的に延在する熱酸化絶縁膜１０を形成する工程
と、前記ゲート材４にゲート幅方向に沿う長さを規定す
るパターンニングを施し、前記ゲート材４からなる電荷
蓄積ゲート電極ＦＧを形成する工程を備える。

【０１７０】この構成により、熱酸化処理を施し、ｐ型
半導体基板１の主面の活性領域上に、ゲート幅方向に沿
って連続的に延在する熱酸化絶縁膜１０を形成する際、
ゲート材４とｐ型半導体基板１との間に、ゲート材４の
側壁面側からその中央部に向ってゲートバースビーク
(熱酸化絶縁膜)１０Ａが成長し、このゲートバーズビー
ク１０Ａの成長によって、ゲート材４のゲート長方向に
沿う断面が矩形状に変化し、ゲート材の側壁面側の一部
にサイドウォールスペーサが覆い被さる状態を抑制して
いるで、ゲート材４にゲート幅方向に沿う長さを規定す
るパターンニングを施し、ゲート材４からなる電荷蓄積
ゲート電極ＦＧを形成する際、ゲート幅方向における電
荷蓄積ゲート電極ＦＧ間において、ゲート材４の一部が
残存することはない。この結果、ゲート幅方向に配置さ
れる不揮発性記憶素子Ｑ間での短絡を防止できるので、
半導体集積回路装置の歩留まりを高めることができる。

【０１７１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【０１７２】例えば、実施形態３における電荷蓄積ゲー
ト電極ＦＧのパターンニングは、実施形態１における方
法(１)、方法(２)を用いても良い。

【０１７３】例えば、本発明は、不揮発性記憶素子を有
するメモリアレイ部を備えたワンチップ・マイクロコン
ピュータ(半導体集積回路装置)に適用できる。

【０１７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１７５】不揮発性記憶素子を有する半導体集積回路
装置であって、前記不揮発性記憶素子の低電圧化を図る
ことができる。

【０１７６】また、前記半導体集積回路装置の集積度を
高めることができる。

【０１７７】また、前記半導体集積回路装置の歩留まり
を高めることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１であるフラッシュメモリ
(半導体集積回路装置)の要部等価回路図である。

【図２】前記フラッシュメモリの要部平面図である。

【図３】図２に示すＡ−Ａ線の位置で切った断面図であ
る。

【図４】図２に示すＢ−Ｂ線の位置で切った断面図であ
る。

【図５】前記フラッシュメモリの製造方法を説明するた
めの断面図である。

【図６】前記フラッシュメモリの製造方法を説明するた
めの断面図である。

【図７】前記フラッシュメモリの製造方法を説明するた
めの断面図である。

【図８】前記フラッシュメモリの製造方法を説明するた
めの断面図である。

【図９】前記フラッシュメモリの製造方法を説明するた
めの断面図である。

【図１０】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１１】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１２】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１３】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１４】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１５】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１６】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図１７】本発明の実施形態２であるフラッシュメモリ
(半導体集積回路装置)の要部断面図である。

【図１８】前記フラッシュメモリの要部断面図である。

【図１９】前記フラッシュメモリの要部平面図である。

【図２０】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図２１】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図２２】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図２３】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図２４】本発明の実施形態３であるフラッシュメモリ
(半導体集積回路装置)の要部平面図である。

【図２５】図２４に示すＣ−Ｃ線の位置で切った断面図
である。

【図２６】図２４に示すＤ−Ｄ線の位置で切った断面図
である。

【図２７】図２４に示すＥ−Ｅ線の位置で切った断面図
である。

【図２８】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図２９】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３０】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３１】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３２】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３３】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３４】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３５】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３６】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３７】前記フラッシュメモリの製造方法を説明する
ための断面図である。

【図３８】従来のフラッシュメモリの製造方法を説明す
るための断面図である。

【図３９】従来のフラッシュメモリの製造方法を説明す
るための断面図である。

【符号の説明】

１…ｐ型半導体基板、２…熱酸化絶縁膜、３…第１ゲー
ト絶縁膜、４…ゲート材、５…耐酸化性のマスク、６…
ｎ型半導体領域、７…ｎ型半導体領域、８…サイドウォ
ールスペーサ、９…n+型半導体領域、１０…熱酸化絶縁
膜、１１…ゲート材、１２…第２ゲート絶縁膜、１３…
ゲート材、１４…絶縁膜、１５…層間絶縁膜、ＷＬ…ワ
ード線、ＤＬ…データ線、ＦＧ…電荷蓄積ゲート電極
（フローティングゲート電極）、ＣＧ…制御ゲート電極
(コントロールゲート電極)、Ｑ…不揮発性記憶素子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 紺野 秋彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岡崎 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 加藤 正高 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 足立 哲生 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 土屋 修 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面の活性領域上に第１ゲ
   ート絶縁膜を介在して電荷蓄積ゲート電極が形成され、
   前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介在し
   て制御ゲート電極が形成された不揮発性記憶素子を有す
   る半導体集積回路装置であって、前記電荷蓄積ゲート電
   極と前記第１ゲート絶縁膜との界面のゲート幅方向に沿
   う長さが、前記電荷蓄積ゲート電極と前記第２ゲート絶
   縁膜との界面のゲート幅方向に沿う長さに比べて短く構
   成されていることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記電荷蓄積ゲート電極は、第１ゲート
   材及びこの第１ゲート材の表面上に積層された第２ゲー
   ト材で構成され、前記第１ゲート材と前記第１ゲート絶
   縁膜との界面のゲート幅方向に沿う長さは、前記第２ゲ
   ート材と前記第２ゲート絶縁膜との界面のゲート幅方向
   に沿う長さに比べて短く構成されていることを特徴とす
   る請求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記第２ゲート材と前記第２ゲート絶縁
   膜との界面のゲート長方向の長さは、前記第１ゲート材
   と前記第１ゲート絶縁膜との界面のゲート長方向の長さ
   に比べて長く構成されていることを特徴とする請求項２
   に記載の半導体集積回路装置。
4. 【請求項４】 前記制御ゲート電極は、ゲート長方向に
   沿って延在するワード線と一体化されていることを特徴
   とする請求項１乃至請求項３のうちいずれか１項に記載
   の半導体集積回路装置。
5. 【請求項５】 半導体基板の主面の活性領域上に第１ゲ
   ート絶縁膜を介在して電荷蓄積ゲート電極が形成され、
   前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介在し
   て制御ゲート電極が形成された不揮発性記憶素子を有す
   る半導体集積回路装置であって、前記電荷蓄積ゲート電
   極と前記第１ゲート絶縁膜との界面のゲート長方向に沿
   う長さが、前記電荷蓄積ゲート電極と前記第２ゲート絶
   縁膜との界面のゲート長方向に沿う長さに比べて短く構
   成されていることを特徴とする半導体集積回路装置。
6. 【請求項６】 前記制御ゲート電極はゲート幅方向に沿
   って延在するワード線と一体化されていることを特徴と
   する請求項５に記載の半導体集積回路装置。
7. 【請求項７】 半導体基板の主面の活性領域上に第１ゲ
   ート絶縁膜を介在して電荷蓄積ゲート電極が形成され、
   前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介在し
   て制御ゲート電極が形成された不揮発性記憶素子を有す
   る半導体集積回路装置の製造方法であって、下記の工程
   を備えたことを特徴とする半導体集積回路装置の製造方
   法。 （ａ）前記第１ゲート絶縁膜の表面上に、ゲート長方向
   に沿う長さが規定されたゲート材を形成し、その後、前
   記ゲート材の表面上に第２ゲート絶縁膜を形成し、その
   後、前記第２ゲート絶縁膜の表面上に、ゲート幅方向に
   沿う長さが規定された制御ゲート電極を形成する工程、
   （ｂ）炭素とフッ素を含むエッチングガスを用いた異方
   性エッチング法を使用し、前記第２ゲート絶縁膜に、ゲ
   ート幅方向に沿う長さを規定するパターンニングを施す
   と共に、前記第２ゲート絶縁膜から露出されたゲート材
   にオーバーエッチングを施す工程、（ｃ）等方性エッチ
   ング法を使用し、前記ゲート材に、ゲート幅方向に沿う
   長さを規定するパターンニングを施して、前記ゲート材
   からなる電荷蓄積ゲート電極を形成する工程。
8. 【請求項８】 前記第２ゲート絶縁膜は酸化珪素膜、窒
   化珪素膜、酸化珪素膜の夫々を順次積層した積層膜で形
   成され、前記ゲート材は多結晶珪素膜又は非晶質珪素膜
   で形成されていることを特徴とする請求項７に記載の半
   導体集積回路装置の製造方法。
9. 【請求項９】 前記制御ゲート電極は、ゲート長方向に
   沿って延在するワード線と一体化されていることを特徴
   とする請求項７又は請求項８に記載の半導体集積回路装
   置の製造方法。
10. 【請求項１０】 半導体基板の主面の活性領域上に第１
    ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
    れ、前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介
    在して制御ゲート電極が形成された不揮発性記憶素子を
    有する半導体集積回路装置の製造方法であって、下記の
    工程を備えたことを特徴とする半導体集積回路装置の製
    造方法。 （ａ）前記第１ゲート絶縁膜の表面上に、ゲート幅方向
    に沿う長さが規定されたゲート材を形成し、その後、前
    記ゲート材の表面上に第２ゲート絶縁膜を形成し、その
    後、前記第２ゲート絶縁膜の表面上に、ゲート長方向に
    沿う長さが規定された制御ゲート電極を形成する工程、
    （ｂ）炭素とフッ素を含むエッチングガスを用いた異方
    性エッチング法を使用し、前記第２ゲート絶縁膜に、ゲ
    ート長方向に沿う長さを規定するパターンニングを施す
    と共に、前記第２ゲート絶縁膜から露出されたゲート材
    にオーバーエッチングを施す工程、（ｃ）等方性エッチ
    ング法を使用し、前記ゲート材に、ゲート長方向に沿う
    長さを規定するパターンニングを施して、前記ゲート材
    からなる電荷蓄積ゲート電極を形成する工程。
11. 【請求項１１】 前記第２ゲート絶縁膜は酸化珪素膜、
    窒化珪素膜、酸化珪素膜の夫々を順次積層した積層膜で
    形成され、前記ゲート材は多結晶珪素膜又は非晶質珪素
    膜で形成されていることを特徴とする請求項１０に記載
    の半導体集積回路装置の製造方法。
12. 【請求項１２】 前記制御ゲート電極は、ゲート幅方向
    に沿って延在するワード線と一体化されていることを特
    徴とする請求項１０又は請求項１１に記載の半導体集積
    回路装置の製造方法。
13. 【請求項１３】 前記工程（ｂ）におけるオーバーエッ
    チングは、前記ゲート材をオーバーエッチングすると共
    に、前記ゲート材の側壁に保護膜を形成し、前記工程
    （ｃ）における等方性エッチングは、前記保護膜をマス
    クとして作用させて行うことを特徴とする請求項７乃至
    請求項１２のうちいずれか１項に記載の半導体集積回路
    装置の製造方法。
14. 【請求項１４】 前記工程（ｂ）と工程（ｃ）との間
    に、塩素系のエッチングガスを用いた異方性エッチング
    法を使用し、前記ゲート材をパターンニングする工程を
    備えたことを特徴とする半導体集積回路装置の製造方
    法。
15. 【請求項１５】 半導体基板の主面の活性領域上に第１
    ゲート絶縁膜を介在して電荷蓄積ゲート電極が形成さ
    れ、前記電荷蓄積ゲート電極上に第２ゲート絶縁膜を介
    在して制御ゲート電極が形成された不揮発性記憶素子を
    有し、この不揮発性記憶素子をゲート幅方向に沿って複
    数個配置した半導体集積回路装置の製造方法であって、
    下記の工程を備えたことを特徴とする半導体集積回路装
    置の製造方法。 （ａ）前記第１ゲート絶縁膜の表面の中央領域上に、ゲ
    ート長方向に沿う長さが規定され、ゲート長方向に沿う
    断面が逆台形状で形成され、かつゲート幅方向に沿って
    連続的に延在するゲート材を形成する工程、（ｂ）前記
    ゲート材のゲート長方向の互いに対向する２つの側壁面
    の夫々の表面上に、ゲート幅方向に沿って連続的に延在
    するサイドウォールスペーサを形成する工程、（ｃ）熱
    酸化処理を施し、前記半導体基板の主面の活性領域に、
    ゲート幅方向に沿って連続的に延在する熱酸化絶縁膜を
    形成する工程、（ｄ）前記ゲート材にゲート幅方向に沿
    う長さを規定するパターンニングを施し、前記ゲート材
    からなる電荷蓄積ゲート電極を形成する工程。
16. 【請求項１６】 前記ゲート幅方向に沿う長さを規定す
    るパターンニングは異方性エッチング法で行なわれるこ
    とを特徴とする請求項１５に記載の半導体集積回路装置
    の製造方法。