JPH04346272A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04346272A JPH04346272A JP3118963A JP11896391A JPH04346272A JP H04346272 A JPH04346272 A JP H04346272A JP 3118963 A JP3118963 A JP 3118963A JP 11896391 A JP11896391 A JP 11896391A JP H04346272 A JPH04346272 A JP H04346272A
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は特にＭＯＳ型構造の半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５は従来の半導体装置、Ｎチャネル型
ＭＯＳ ＦＥＴ の構成を示す断面図である。Ｐ型シリ
コン基板１１上にゲート酸化膜１２が形成され、ゲート
酸化膜１２上にゲート電極１３が接続されている。ゲー
ト酸化膜１２を隔てた基板１１表面にはＮ＋ 型のソー
ス領域１４，ドレイン領域１５が形成されている。
ＭＯＳ ＦＥＴ の構成を示す断面図である。Ｐ型シリ
コン基板１１上にゲート酸化膜１２が形成され、ゲート
酸化膜１２上にゲート電極１３が接続されている。ゲー
ト酸化膜１２を隔てた基板１１表面にはＮ＋ 型のソー
ス領域１４，ドレイン領域１５が形成されている。
【０００３】上記構成のＭＯＳ ＦＥＴ では、ゲート
バイアスを加えたときに、チャネルに空乏層が形成され
る。この空乏層中の空乏層電荷は実効ゲート電界を強め
るため、キャリヤの移動度が減少してしまう。また、反
転層中にかかるゲート電界が減少し、キャリヤ濃度が減
少する。 したがって、ＭＯＳ ＦＥＴ の駆動能力の低下を引き
起こすことになる。さらに、基板バイアスを加えた場合
しきい値が増大する、いわゆるバックゲートバイアス効
果の問題もある。
バイアスを加えたときに、チャネルに空乏層が形成され
る。この空乏層中の空乏層電荷は実効ゲート電界を強め
るため、キャリヤの移動度が減少してしまう。また、反
転層中にかかるゲート電界が減少し、キャリヤ濃度が減
少する。 したがって、ＭＯＳ ＦＥＴ の駆動能力の低下を引き
起こすことになる。さらに、基板バイアスを加えた場合
しきい値が増大する、いわゆるバックゲートバイアス効
果の問題もある。
【０００４】
【発明が解決しようとする課題】このように、従来では
ＭＯＳ ＦＥＴ のゲート、ソース、ドレインの各空乏
層電荷の容量はＭＯＳ ＦＥＴ の高性能化に対して悪
影響を及ぼし、ＭＯＳ駆動能力の低下を引き起こすとい
う欠点がある。
ＭＯＳ ＦＥＴ のゲート、ソース、ドレインの各空乏
層電荷の容量はＭＯＳ ＦＥＴ の高性能化に対して悪
影響を及ぼし、ＭＯＳ駆動能力の低下を引き起こすとい
う欠点がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高い駆動能力を持つ高
性能なＭＯＳ構造の半導体装置及びその製造方法を提供
することにある。
されたものであり、その目的は、高い駆動能力を持つ高
性能なＭＯＳ構造の半導体装置及びその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】この発明の半導体装置は
、第１導電型の半導体基板と、前記基板上に薄い絶縁膜
を挟んで形成されたゲート電極と、前記ゲート電極の縁
下方からこのゲート電極より遠方に伸びるように前記基
板表面に形成された第１導電型の拡散領域と、前記ゲー
ト電極下方の半導体基板におけるチャネル領域部分にお
いて前記ゲート電極に印加される電圧によって形成され
るチャネル空乏層幅と前記半導体基板の基板電圧によっ
て形成される空乏層幅とを加えた値より小さいＰＮ接合
深さを有して前記ゲート電極下方の半導体基板における
チャネル領域に形成された第２導電型の第１の半導体領
域と、前記拡散領域部分において形成される空乏層幅と
前記半導体基板の基板電圧によって形成される前記第１
半導体領域内の空乏層幅とを加えた値より大きいＰＮ接
合の深さを有して前記第１の半導体領域に延在するよう
に前記拡散層領域に形成された第２導電型の第２の半導
体領域とを具備したことを特徴とする。
、第１導電型の半導体基板と、前記基板上に薄い絶縁膜
を挟んで形成されたゲート電極と、前記ゲート電極の縁
下方からこのゲート電極より遠方に伸びるように前記基
板表面に形成された第１導電型の拡散領域と、前記ゲー
ト電極下方の半導体基板におけるチャネル領域部分にお
いて前記ゲート電極に印加される電圧によって形成され
るチャネル空乏層幅と前記半導体基板の基板電圧によっ
て形成される空乏層幅とを加えた値より小さいＰＮ接合
深さを有して前記ゲート電極下方の半導体基板における
チャネル領域に形成された第２導電型の第１の半導体領
域と、前記拡散領域部分において形成される空乏層幅と
前記半導体基板の基板電圧によって形成される前記第１
半導体領域内の空乏層幅とを加えた値より大きいＰＮ接
合の深さを有して前記第１の半導体領域に延在するよう
に前記拡散層領域に形成された第２導電型の第２の半導
体領域とを具備したことを特徴とする。
【０００７】この発明の半導体装置の製造方法は、第１
導電型の半導体基板表面に第２導電型の第１ウェル領域
を形成する工程と、前記基板上に薄い絶縁膜を形成する
工程と、前記絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記基板表面に第１導電型の
不純物を導入して拡散領域を形成する工程と、前記ゲー
ト電極をマスクにして第２導電型の不純物を導入し前記
拡散領域を囲う第２導電型の第２ウェル領域を前記第１
ウェル領域に延在するように形成する工程とを具備した
ことを特徴とする。
導電型の半導体基板表面に第２導電型の第１ウェル領域
を形成する工程と、前記基板上に薄い絶縁膜を形成する
工程と、前記絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記基板表面に第１導電型の
不純物を導入して拡散領域を形成する工程と、前記ゲー
ト電極をマスクにして第２導電型の不純物を導入し前記
拡散領域を囲う第２導電型の第２ウェル領域を前記第１
ウェル領域に延在するように形成する工程とを具備した
ことを特徴とする。
【０００８】
【作用】この発明では、ウェル領域の深さをゲート電極
下方のチャネル領域部分と拡散領域部分とで変える。例
えば、ソースやドレインの拡散層部分では深く、かつチ
ャネル領域部分では浅くする。しかも、そのチャネル部
分のウェル領域の深さをゲート空乏層幅とウェル−基板
間の空乏層幅を加えたものより浅くする。しかも、拡散
層部分よりも濃度が低くされる。これにより、ＭＯＳ
ＦＥＴ の空乏層電荷を抑える。
下方のチャネル領域部分と拡散領域部分とで変える。例
えば、ソースやドレインの拡散層部分では深く、かつチ
ャネル領域部分では浅くする。しかも、そのチャネル部
分のウェル領域の深さをゲート空乏層幅とウェル−基板
間の空乏層幅を加えたものより浅くする。しかも、拡散
層部分よりも濃度が低くされる。これにより、ＭＯＳ
ＦＥＴ の空乏層電荷を抑える。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１０】図１はこの発明の一実施例に係るＮチャネ
ル型ＭＯＳ ＦＥＴ の構成を示す断面図である。Ｎ型
のシリコン基板１ 表面にＰ型の第１、第２のウェル領
域２−１ ，２−２ が形成されている。第１ウェル領
域２−１ はチャネル領域に沿うように形成されている
。第２ウェル領域２−２ は第１ウェル領域２−１ よ
り延在し、Ｎ＋型のソース領域３、ドレイン領域４ を
囲うように形成されている。これらウェル領域２−１
，２−２上にはゲート酸化膜５ が形成され、ゲート酸
化膜５ 上にソース領域３ とドレイン領域４ を隔て
てゲート電極６ が形成されている。
ル型ＭＯＳ ＦＥＴ の構成を示す断面図である。Ｎ型
のシリコン基板１ 表面にＰ型の第１、第２のウェル領
域２−１ ，２−２ が形成されている。第１ウェル領
域２−１ はチャネル領域に沿うように形成されている
。第２ウェル領域２−２ は第１ウェル領域２−１ よ
り延在し、Ｎ＋型のソース領域３、ドレイン領域４ を
囲うように形成されている。これらウェル領域２−１
，２−２上にはゲート酸化膜５ が形成され、ゲート酸
化膜５ 上にソース領域３ とドレイン領域４ を隔て
てゲート電極６ が形成されている。
【００１１】上記第１ウェル領域２−１ の深さＸｊ１
は、ゲート電極６ に印加される電圧によって形成され
るチャネル空乏層幅をＷｇ、シリコン基板１ の基板電
圧によって形成される空乏層幅をＷｓとすると、次式の
関係が成り立つようになっている。 Ｘｊ１＜Ｗｇ＋Ｗｓ …（１）
は、ゲート電極６ に印加される電圧によって形成され
るチャネル空乏層幅をＷｇ、シリコン基板１ の基板電
圧によって形成される空乏層幅をＷｓとすると、次式の
関係が成り立つようになっている。 Ｘｊ１＜Ｗｇ＋Ｗｓ …（１）
【００１２】上記第２ウェル領域２−２ の深さＸｊ
２は、ソース領域３ 及びドレイン領域４ によって形
成される空乏層幅をＷｄ、シリコン基板１ の基板電圧
によって形成される空乏層幅をＷｓとすると、次式の関
係が成り立つようになっている。 Ｘｊ２＞Ｗｄ＋Ｗｓ …（２）
２は、ソース領域３ 及びドレイン領域４ によって形
成される空乏層幅をＷｄ、シリコン基板１ の基板電圧
によって形成される空乏層幅をＷｓとすると、次式の関
係が成り立つようになっている。 Ｘｊ２＞Ｗｄ＋Ｗｓ …（２）
【００１３】上記実施例によれば、チャネル領域に形成
された第１ウェル領域２−１ の深さＸｊ１が上記（１
） 式の関係になっているため、このＭＯＳ ＦＥＴ
のチャネルの空乏層電荷がシリコン基板１ の電圧Ｖｓ
ｕｂ によって変動する。 すなわち、電圧Ｖｓｕｂ を上昇させることにより、チ
ャネル空乏層電荷が低減化される。また、第２ウェル領
域２−２ の深さＸｊ２が上記（２） 式の関係になっ
ており、ソース，ドレイン領域３ ，４とシリコン基板
１ との間でパンチスルーが起こらないような構成にな
っている。
された第１ウェル領域２−１ の深さＸｊ１が上記（１
） 式の関係になっているため、このＭＯＳ ＦＥＴ
のチャネルの空乏層電荷がシリコン基板１ の電圧Ｖｓ
ｕｂ によって変動する。 すなわち、電圧Ｖｓｕｂ を上昇させることにより、チ
ャネル空乏層電荷が低減化される。また、第２ウェル領
域２−２ の深さＸｊ２が上記（２） 式の関係になっ
ており、ソース，ドレイン領域３ ，４とシリコン基板
１ との間でパンチスルーが起こらないような構成にな
っている。
【００１４】従って、Ｍ．Ｙｏｓｈｉｍｉ，Ｔ．Ｗａｄ
ａ，Ｋ．ｋａｔｏ，ａｎｄ Ｈ．Ｔａｎｇｏ，ＴＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．，Ｐ．６４０（１９８７）に記載
されているｔｈｉｎ ｆｉｌｍ ＳＯＩ−ＭＯＳ ＦＥ
Ｔ や、Ｔ．Ｍｉｚｕｎｏ，Ｔ．Ｈｉｇｕｃｈｉ，Ｙ．
Ｓａｉｔｏｈ，Ｓ．Ｓａｗａｄａ，ａｎｄ Ｓ．Ｓｈｉ
ｎｏｚａｋｉ，Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ
．，Ｐ．２３（１９８８） に記載されているＴＤＭＯ
Ｓ と同じようなメカニズムによって高駆動能力、Ｓ−
ｓｗｉｎｇ の改善、しきい値電圧Ｖｔｈの所望値を得
つつ基板バイアス効果の低減化が期待できる。上記構成
のＭＯＳ ＦＥＴ の製造方法の一例を以下に示す。
ａ，Ｋ．ｋａｔｏ，ａｎｄ Ｈ．Ｔａｎｇｏ，ＴＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．，Ｐ．６４０（１９８７）に記載
されているｔｈｉｎ ｆｉｌｍ ＳＯＩ−ＭＯＳ ＦＥ
Ｔ や、Ｔ．Ｍｉｚｕｎｏ，Ｔ．Ｈｉｇｕｃｈｉ，Ｙ．
Ｓａｉｔｏｈ，Ｓ．Ｓａｗａｄａ，ａｎｄ Ｓ．Ｓｈｉ
ｎｏｚａｋｉ，Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ
．，Ｐ．２３（１９８８） に記載されているＴＤＭＯ
Ｓ と同じようなメカニズムによって高駆動能力、Ｓ−
ｓｗｉｎｇ の改善、しきい値電圧Ｖｔｈの所望値を得
つつ基板バイアス効果の低減化が期待できる。上記構成
のＭＯＳ ＦＥＴ の製造方法の一例を以下に示す。
【００１５】図２に示されるように、Ｎ型のシリコン基
板１ 表面にＢ＋ をイオン注入して深さ約５００ｎｍ
、不純物濃度１×１０１７ｃｍ−３のＰ型の第１ウェル
領域２−１ を形成する。次に、基板１ 上に１５ｎｍ
のゲート酸化膜５ を形成し、ゲート酸化膜５上にゲー
ト電極６ を形成する。
板１ 表面にＢ＋ をイオン注入して深さ約５００ｎｍ
、不純物濃度１×１０１７ｃｍ−３のＰ型の第１ウェル
領域２−１ を形成する。次に、基板１ 上に１５ｎｍ
のゲート酸化膜５ を形成し、ゲート酸化膜５上にゲー
ト電極６ を形成する。
【００１６】その後、ソース，ドレインとしてゲート電
極６ をマスクにＡｓ＋ をイオン注入して不純物濃度
１×１０２０ｃｍ−３の拡散領域３ ，４ を形成する
。さらに、ゲート電極６ をマスクに高エネルギーにて
Ｂ＋ をイオン注入し、第１ウェル領域２−１ に延在
して拡散領域３ ，４ を包むように不純物濃度１×１
０１８ｃｍ−３の第２ウェル領域２−２ を形成する（
図１）。
極６ をマスクにＡｓ＋ をイオン注入して不純物濃度
１×１０２０ｃｍ−３の拡散領域３ ，４ を形成する
。さらに、ゲート電極６ をマスクに高エネルギーにて
Ｂ＋ をイオン注入し、第１ウェル領域２−１ に延在
して拡散領域３ ，４ を包むように不純物濃度１×１
０１８ｃｍ−３の第２ウェル領域２−２ を形成する（
図１）。
【００１７】図３は他の実施例で、図１と比べてドレイ
ン領域４ が形成されていないＭＯＳ型の半導体装置の
構成である。ソース領域３ を接地し、基板バイアスに
より、基板１ 側をドレインとして用いる。動作方法は
チャネル領域の反転層から基板への電子の注入で動作す
る。 拡散領域がソース領域３ 片方しか設けていないので、
ゲートが小さくなりチャネル長が短くなっても、短チャ
ネル効果のないトランジスタ動作が可能である。
ン領域４ が形成されていないＭＯＳ型の半導体装置の
構成である。ソース領域３ を接地し、基板バイアスに
より、基板１ 側をドレインとして用いる。動作方法は
チャネル領域の反転層から基板への電子の注入で動作す
る。 拡散領域がソース領域３ 片方しか設けていないので、
ゲートが小さくなりチャネル長が短くなっても、短チャ
ネル効果のないトランジスタ動作が可能である。
【００１８】図４は図３の応用例を示す断面図である。
図３の構造のトランジスタがフィールド酸化膜７ に隣
接して形成されている。動作方法は図３と同様である。 ソース領域４ を接地し、基板バイアスＶｓｕｂ によ
り、基板１ 側をドレインとして破線の矢印８ のごと
く図の縦方向に導通させるトランジスタが構成される。
接して形成されている。動作方法は図３と同様である。 ソース領域４ を接地し、基板バイアスＶｓｕｂ によ
り、基板１ 側をドレインとして破線の矢印８ のごと
く図の縦方向に導通させるトランジスタが構成される。
【００１９】なお、上記各実施例ではＮチャネル型の半
導体装置を示したが、シリコン基板１ がＰ型、第１、
第２のウェル領域２−１ ，２−２ がＮ型になり、ソ
ース領域３ 、ドレイン領域４ がＰ＋型の構造のＰチ
ャネル型の半導体装置を構成しても実施例同様の効果が
期待できる。
導体装置を示したが、シリコン基板１ がＰ型、第１、
第２のウェル領域２−１ ，２−２ がＮ型になり、ソ
ース領域３ 、ドレイン領域４ がＰ＋型の構造のＰチ
ャネル型の半導体装置を構成しても実施例同様の効果が
期待できる。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
ソースやドレインの拡散層部分のウェル領域の深さと比
べて、チャネル部分のウェル領域の深さをゲート空乏層
幅とウェル−基板間の空乏層幅を加えたものより浅くす
ることで、高い駆動能力を持つ高性能なＭＯＳ構造の半
導体装置及びその製造方法が提供できる。
ソースやドレインの拡散層部分のウェル領域の深さと比
べて、チャネル部分のウェル領域の深さをゲート空乏層
幅とウェル−基板間の空乏層幅を加えたものより浅くす
ることで、高い駆動能力を持つ高性能なＭＯＳ構造の半
導体装置及びその製造方法が提供できる。
【図１】この発明の一実施例による構成の断面図。
【図２】図１の構成を製造する工程の一部を示す断面図
。
。
【図３】この発明の他の実施例による構成の断面図。
【図４】図３の応用例を示す構成の断面図。
【図５】従来の半導体装置の構成を示す断面図。
１…シリコン基板、 ２−１…第１ウェル領域、 ２−
２…第２ウェル領域、 ３…ソース領域、 ４…ドレイ
ン領域、 ５…ゲート酸化膜、 ６…ゲート電極。
２…第２ウェル領域、 ３…ソース領域、 ４…ドレイ
ン領域、 ５…ゲート酸化膜、 ６…ゲート電極。
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、前記基板
上に薄い絶縁膜を挟んで形成されたゲート電極と、前記
ゲート電極の縁下方からこのゲート電極より遠方に伸び
るように前記基板表面に形成された第１導電型の拡散領
域と、前記ゲート電極下方の半導体基板におけるチャネ
ル領域部分において前記ゲート電極に印加される電圧に
よって形成されるチャネル空乏層幅と前記半導体基板の
基板電圧によって形成される空乏層幅とを加えた値より
小さいＰＮ接合深さを有して前記ゲート電極下方の半導
体基板におけるチャネル領域に形成された第２導電型の
第１の半導体領域と、前記拡散領域部分において形成さ
れる空乏層幅と前記半導体基板の基板電圧によって形成
される前記第１半導体領域内の空乏層幅とを加えた値よ
り大きいＰＮ接合の深さを有して前記第１の半導体領域
に延在するように前記拡散層領域に形成された第２導電
型の第２の半導体領域とを具備したことを特徴とする半
導体装置。 - 【請求項２】 動作モードとして電流の流れが前記拡
散領域から前記ゲート電極下方の半導体基板下に向かう
縦方向であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 動作モードとして電流の流れが前記拡
散領域から前記ゲート電極下方のチャネル領域を介して
反対側のゲート電極の縁下に向かう横方向であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板表面に第２導
電型の第１ウェル領域を形成する工程と、前記基板上に
薄い絶縁膜を形成する工程と、前記絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極をマスクに前記基
板表面に第１導電型の不純物を導入して拡散領域を形成
する工程と、前記ゲート電極をマスクにして第２導電型
の不純物を導入し前記拡散領域を囲う第２導電型の第２
ウェル領域を前記第１ウェル領域に延在するように形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 - 【請求項５】 前記第１ウェル領域は前記ゲート電極
下方の半導体基板におけるチャネル領域部分において前
記ゲート電極に印加される電圧によって形成されるチャ
ネル空乏層幅と前記半導体基板の基板電圧によって形成
される空乏層幅とを加えた値より小さいＰＮ接合深さを
有するように形成することを特徴とすることを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第２ウェル領域は前記拡散領域部
分において形成される空乏層幅と前記半導体基板の基板
電圧によって形成される前記第１半導体領域内の空乏層
幅とを加えた値より大きいＰＮ接合の深さを有するよう
に形成することを特徴とする請求項４記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03118963A JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
| KR92008686A KR960008866B1 (en) | 1991-05-24 | 1992-05-22 | Semiconductor device and manufacturing method thereof |
| US08/623,941 US5696401A (en) | 1991-05-24 | 1996-03-29 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03118963A JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346272A true JPH04346272A (ja) | 1992-12-02 |
| JP3100663B2 JP3100663B2 (ja) | 2000-10-16 |
Family
ID=14749614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03118963A Expired - Lifetime JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5696401A (ja) |
| JP (1) | JP3100663B2 (ja) |
| KR (1) | KR960008866B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| CN110783396A (zh) * | 2018-07-26 | 2020-02-11 | 拉碧斯半导体株式会社 | 半导体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW411624B (en) * | 1998-03-21 | 2000-11-11 | Shiu Ching Shiang | Structure, operation and manufacturing method of flash memory cell through channel writing and erasing |
| US6794715B1 (en) * | 2001-07-05 | 2004-09-21 | Altera Corporation | ESD protection device for high performance IC |
| DE10316222B3 (de) * | 2003-04-09 | 2005-01-20 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226177A (en) * | 1975-08-25 | 1977-02-26 | Toshiba Corp | Semi-conductor unit |
| NO150842C (no) * | 1976-09-29 | 1985-01-09 | Union Carbide Corp | Uorganiske oksydpartikler og anvendelse av disse som fyllstoff for en harpiks |
| US4729001A (en) * | 1981-07-27 | 1988-03-01 | Xerox Corporation | Short-channel field effect transistor |
-
1991
- 1991-05-24 JP JP03118963A patent/JP3100663B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-22 KR KR92008686A patent/KR960008866B1/ko not_active Expired - Fee Related
-
1996
- 1996-03-29 US US08/623,941 patent/US5696401A/en not_active Expired - Fee Related
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| CN110783396A (zh) * | 2018-07-26 | 2020-02-11 | 拉碧斯半导体株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3100663B2 (ja) | 2000-10-16 |
| KR920022563A (ko) | 1992-12-19 |
| US5696401A (en) | 1997-12-09 |
| KR960008866B1 (en) | 1996-07-05 |
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