JPH10111342A - プログラマブルロード回路 - Google Patents
プログラマブルロード回路Info
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- JPH10111342A JPH10111342A JP8262824A JP26282496A JPH10111342A JP H10111342 A JPH10111342 A JP H10111342A JP 8262824 A JP8262824 A JP 8262824A JP 26282496 A JP26282496 A JP 26282496A JP H10111342 A JPH10111342 A JP H10111342A
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 プログラマブルロード回路の電圧不確定幅を
小さくする。 【解決手段】 端子ＴのＤＵＴ出力電圧がスレッショル
ド電圧Ｖthよりも小さいとき、トランジスタＱ5 ，Ｑ8
がオンし、トランジスタＱ6 ，Ｑ7 がオフするため、ト
ランジスタＱ1 ，Ｑ4 がオン、トランジスタＱ2 ，Ｑ3
がオフする。したがって、設定電流ｉ1 がＤＵＴへ流れ
る。スレッショルド電圧がＤＵＴ出力電圧よりも小さい
とき、トランジスタＱ6 ，Ｑ7 がオンし、トランジスタ
Ｑ5 ，Ｑ8がオフするため、トランジスタＱ2 ，Ｑ3 が
オン、トランジスタＱ1 ，Ｑ4 がオフする。したがっ
て、設定電流ｉ2 がＤＵＴから引っぱられる。
小さくする。 【解決手段】 端子ＴのＤＵＴ出力電圧がスレッショル
ド電圧Ｖthよりも小さいとき、トランジスタＱ5 ，Ｑ8
がオンし、トランジスタＱ6 ，Ｑ7 がオフするため、ト
ランジスタＱ1 ，Ｑ4 がオン、トランジスタＱ2 ，Ｑ3
がオフする。したがって、設定電流ｉ1 がＤＵＴへ流れ
る。スレッショルド電圧がＤＵＴ出力電圧よりも小さい
とき、トランジスタＱ6 ，Ｑ7 がオンし、トランジスタ
Ｑ5 ，Ｑ8がオフするため、トランジスタＱ2 ，Ｑ3 が
オン、トランジスタＱ1 ，Ｑ4 がオフする。したがっ
て、設定電流ｉ2 がＤＵＴから引っぱられる。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブルロー
ド回路に関する。
ド回路に関する。
【０００２】
【従来の技術】図４は従来のプログラマブルロード回路
の基本回路図である。
の基本回路図である。
【０００３】ＤＵＴがＶth−０．７（Ｖ）以下の電圧を
出力した場合、定電流源Ｉ1 で設定された電流がｉ1 の
ように流れ、またＶth＋０．７（Ｖ）以上の電圧を出力
した場合、電流源Ｉ2 で設定された電流がｉ2 のように
流れる。ここで、０．７（Ｖ）は、ダイオードブリッジ
を構成しているダイオードの順方向電圧ＶF 分である。
出力した場合、定電流源Ｉ1 で設定された電流がｉ1 の
ように流れ、またＶth＋０．７（Ｖ）以上の電圧を出力
した場合、電流源Ｉ2 で設定された電流がｉ2 のように
流れる。ここで、０．７（Ｖ）は、ダイオードブリッジ
を構成しているダイオードの順方向電圧ＶF 分である。
【０００４】
【発明が解決しようとする課題】電流源Ｉ2 で設定され
た電流ｉ2 がＤＵＴからプログラマブルロード回路へ流
れるのは、スレッショルド電圧Ｖthよりもダイオードの
Ｖf （＝０．７（Ｖ））分高い電圧がＤＵＴから出力さ
れた時である。すなわち、プログラマブルロード回路を
動作させるために必要な電圧はＶth＋０．７（Ｖ）以上
である。また、プログラマブルロード回路がＤＵＴに対
して電流ｉ1 を供給する時も同様に説明でき、この時プ
ログラマブルロード回路を動作させるために必要な電圧
はＶth−０．７（Ｖ）以下である。ここで、ＤＵＴの出
力電圧をＶD とすると、出力電圧Ｖ D が Ｖth−０．７（Ｖ）＜ＶD ＜Ｖth＋０．７（Ｖ） の範囲においては、プログラマブルロード回路はＤＵＴ
に対して正確に設定電流ｉ1またはｉ2を供給できない。
以下、この電圧範囲を電圧不確定幅と呼ぶ。
た電流ｉ2 がＤＵＴからプログラマブルロード回路へ流
れるのは、スレッショルド電圧Ｖthよりもダイオードの
Ｖf （＝０．７（Ｖ））分高い電圧がＤＵＴから出力さ
れた時である。すなわち、プログラマブルロード回路を
動作させるために必要な電圧はＶth＋０．７（Ｖ）以上
である。また、プログラマブルロード回路がＤＵＴに対
して電流ｉ1 を供給する時も同様に説明でき、この時プ
ログラマブルロード回路を動作させるために必要な電圧
はＶth−０．７（Ｖ）以下である。ここで、ＤＵＴの出
力電圧をＶD とすると、出力電圧Ｖ D が Ｖth−０．７（Ｖ）＜ＶD ＜Ｖth＋０．７（Ｖ） の範囲においては、プログラマブルロード回路はＤＵＴ
に対して正確に設定電流ｉ1またはｉ2を供給できない。
以下、この電圧範囲を電圧不確定幅と呼ぶ。
【０００５】Ｖf の影響を小さくする方法として、ダイ
オードの電流サイズを、プログラマブルロード回路で設
定される電流値に対して大きくすることが考えられる。
しかし、この場合、ダイオードの接合容量が増加する。
この結果、ピンエレクトロニクスのＩ／Ｏ容量が増加
し、ＩＣテストシステムの性能に悪影響を与える。
オードの電流サイズを、プログラマブルロード回路で設
定される電流値に対して大きくすることが考えられる。
しかし、この場合、ダイオードの接合容量が増加する。
この結果、ピンエレクトロニクスのＩ／Ｏ容量が増加
し、ＩＣテストシステムの性能に悪影響を与える。
【０００６】プログラマブルロード回路をモノシリック
化しようとした場合、プロセスによってはショットキー
ダイオードを使用できないことがある。このような場
合、トランジスタをダイオード接続にして図５のように
実現できる。しかし、ＤＵＴの出力電圧ＶD がスレッシ
ョルド電圧Ｖthよりも十分高い（または低い）時には、
トランジスタのベース・エミッタ間に大きな逆方向電圧
がかかってしまう。ショットキーダイオードと違いトラ
ンジスタのダイオード接続では逆耐圧が小さいため、結
果としてトランジスタの信頼性を落すことになる。逆耐
圧が小さいことを補うため、図６に示すように、トラン
ジスタのダイオード接続を複数直列にする方法がある
が、この方法では先に述べた電圧不確定幅の増大を招
く。
化しようとした場合、プロセスによってはショットキー
ダイオードを使用できないことがある。このような場
合、トランジスタをダイオード接続にして図５のように
実現できる。しかし、ＤＵＴの出力電圧ＶD がスレッシ
ョルド電圧Ｖthよりも十分高い（または低い）時には、
トランジスタのベース・エミッタ間に大きな逆方向電圧
がかかってしまう。ショットキーダイオードと違いトラ
ンジスタのダイオード接続では逆耐圧が小さいため、結
果としてトランジスタの信頼性を落すことになる。逆耐
圧が小さいことを補うため、図６に示すように、トラン
ジスタのダイオード接続を複数直列にする方法がある
が、この方法では先に述べた電圧不確定幅の増大を招
く。
【０００７】本発明の目的は、電圧不確定幅が従来より
も小さいプログラマブルロード回路を提供することにあ
る。
も小さいプログラマブルロード回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のプログラマブル
ロード回路は、一端が高電圧源に接続された第１の定電
流源と、一端が低電圧源に接続された第２の定電流源
と、一端が第１の定電流源の他端に接続され、他端が、
ＤＵＴ出力電圧が入力される端子と接続された第１のス
イッチングトランジスタと、一端が第２の定電流源の他
端に接続され、他端が前記端子と接続された第２のスイ
ッチングトランジスタと、スレッショルド電圧源と、前
記端子のＤＵＴ出力電圧と前記スレッショルド電圧源の
スレッショルド電圧を比較し、前記ＤＵＴ出力電圧が前
記スレッショルド電圧よりも小さいとき第１のスイッチ
ングトランジスタのみオンし、前記ＤＵＴ出力電圧が前
記スレッショルド電圧よりも大きいとき第２のスイッチ
ングトランジスタのみオンする電圧比較回路を有する。
ロード回路は、一端が高電圧源に接続された第１の定電
流源と、一端が低電圧源に接続された第２の定電流源
と、一端が第１の定電流源の他端に接続され、他端が、
ＤＵＴ出力電圧が入力される端子と接続された第１のス
イッチングトランジスタと、一端が第２の定電流源の他
端に接続され、他端が前記端子と接続された第２のスイ
ッチングトランジスタと、スレッショルド電圧源と、前
記端子のＤＵＴ出力電圧と前記スレッショルド電圧源の
スレッショルド電圧を比較し、前記ＤＵＴ出力電圧が前
記スレッショルド電圧よりも小さいとき第１のスイッチ
ングトランジスタのみオンし、前記ＤＵＴ出力電圧が前
記スレッショルド電圧よりも大きいとき第２のスイッチ
ングトランジスタのみオンする電圧比較回路を有する。
【０００９】ダイオードの代りにスイッチングトランジ
スタを用いるので、電圧不確定幅にＶf の影響がなくな
り、電圧不確定幅が小さくなる。
スタを用いるので、電圧不確定幅にＶf の影響がなくな
り、電圧不確定幅が小さくなる。
【００１０】本発明の他のプログラマブルロード回路
は、一端が高電圧源に接続された第１の定電流源と、一
端が低電圧源に接続された第２の定電流源と、一端が第
１の定電流源の他端に接続され、他端が、ＤＵＴの出力
電圧が入力される端子と接続された第１のトランジスタ
と、一端が第１の定電流源の他端に接続され、他端が電
圧源に接続された第２のトランジスタと、一端が第２の
定電流源の他端に接続され、他端が前記端子と接続され
た第３のトランジスタと、一端が第２の定電流源の他端
に接続され、他端が電圧源に接続された第４のトランジ
スタと、スレッショルド電圧源と、ベースがそれぞれ前
記スレッショルド電圧源、前記端子と接続された第５、
第６のトランジスタを含み、前記ＤＵＴ出力電圧が前記
スレッショルド電源のスレッショルド電圧よりも小さい
とき第１のトランジスタ、第２のトランジスタをそれぞ
れオン、オフし、前記スレッショルド電圧が前記ＤＵＴ
出力電圧よりも小さいとき第１のトランジスタ、第２の
トランジスタをそれぞれオフ、オンする第１の差動スイ
ッチと、ベースがそれぞれ前記スレッショルド電圧源、
前記端子と接続された第７、第８のトランジスタを含
み、前記ＤＵＴ出力電圧が前記スレッショルド電圧より
も小さいとき第３のトランジスタ、第４のトランジスタ
をそれぞれオフ、オンし、前記スレッショルド電圧が前
記ＤＵＴ出力電圧よりも小さいとき第３のトランジス
タ、第４のトランジスタをオン、オフする第２の差動ス
イッチを有する。
は、一端が高電圧源に接続された第１の定電流源と、一
端が低電圧源に接続された第２の定電流源と、一端が第
１の定電流源の他端に接続され、他端が、ＤＵＴの出力
電圧が入力される端子と接続された第１のトランジスタ
と、一端が第１の定電流源の他端に接続され、他端が電
圧源に接続された第２のトランジスタと、一端が第２の
定電流源の他端に接続され、他端が前記端子と接続され
た第３のトランジスタと、一端が第２の定電流源の他端
に接続され、他端が電圧源に接続された第４のトランジ
スタと、スレッショルド電圧源と、ベースがそれぞれ前
記スレッショルド電圧源、前記端子と接続された第５、
第６のトランジスタを含み、前記ＤＵＴ出力電圧が前記
スレッショルド電源のスレッショルド電圧よりも小さい
とき第１のトランジスタ、第２のトランジスタをそれぞ
れオン、オフし、前記スレッショルド電圧が前記ＤＵＴ
出力電圧よりも小さいとき第１のトランジスタ、第２の
トランジスタをそれぞれオフ、オンする第１の差動スイ
ッチと、ベースがそれぞれ前記スレッショルド電圧源、
前記端子と接続された第７、第８のトランジスタを含
み、前記ＤＵＴ出力電圧が前記スレッショルド電圧より
も小さいとき第３のトランジスタ、第４のトランジスタ
をそれぞれオフ、オンし、前記スレッショルド電圧が前
記ＤＵＴ出力電圧よりも小さいとき第３のトランジス
タ、第４のトランジスタをオン、オフする第２の差動ス
イッチを有する。
【００１１】本発明のプログラマブルロード回路は、電
圧比較回路として差動スイッチを用いたものである。
圧比較回路として差動スイッチを用いたものである。
【００１２】本発明のさらに他のプログラマブルロード
回路は、一端が高電圧源に、他端がＤＵＴ出力電圧が入
力される端子と接続された第１の電流源と、一端が低電
圧源に、他端が前記端子と接続された第２の電流源と、
スレッショルド電圧源と、前記ＤＵＴ出力電圧と前記ス
レッショルド電圧源のスレッショルド電圧を比較し、そ
の電圧差を出力する比較器と、第１の電流源、第２の電
流源の電流を、前記電圧差を変数とする予め設定された
関数で制御する関数器を有する。
回路は、一端が高電圧源に、他端がＤＵＴ出力電圧が入
力される端子と接続された第１の電流源と、一端が低電
圧源に、他端が前記端子と接続された第２の電流源と、
スレッショルド電圧源と、前記ＤＵＴ出力電圧と前記ス
レッショルド電圧源のスレッショルド電圧を比較し、そ
の電圧差を出力する比較器と、第１の電流源、第２の電
流源の電流を、前記電圧差を変数とする予め設定された
関数で制御する関数器を有する。
【００１３】本発明のプログラマブルロード回路は、ス
レッショルド電圧とＤＵＴ出力電圧の電圧差に応じて電
流源の電流を可変するようにしたものである。
レッショルド電圧とＤＵＴ出力電圧の電圧差に応じて電
流源の電流を可変するようにしたものである。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明の一実施形態のプログラマブ
ルロード回路の回路図である。
ルロード回路の回路図である。
【００１６】本実施形態のプログラマブルロード回路
は、高電圧源Ｖ1に一端が接続された定電流源Ｉ1 ，Ｉ4
と、一端が低電圧源Ｖ2 と接続された定電流源Ｉ2 ，
Ｉ3 と、エミッタが定電流源Ｉ1 の他端に接続され、コ
レクタがそれぞれＤＵＴ端子Ｔ、接地に接続されたトラ
ンジスタＱ1 ，Ｑ2 と、エミッタが定電流源Ｉ2 の他端
に接続され、コレクタがそれぞれＤＵＴ端子Ｔ、接地に
接続されたトランジスタＱ3 ，Ｑ4 と、スレッショルド
電圧源Ｖthと、抵抗Ｒ1 ，Ｒ2 ，…，Ｒ6 と、エミッタ
が定電流源Ｉ3 に接続され、コレクタがそれぞれ抵抗Ｒ
1 とトランジスタＱ1 のベース、抵抗Ｒ2 とトランジス
タＱ2 のベースに接続され、ベースがそれぞれスレッシ
ョルド電圧源Ｖth、ＤＵＴ端子Ｔに接続されたトランジ
スタＱ5 ，Ｑ6 と、エミッタが定電流源Ｉ4 に接続さ
れ、コレクタがそれぞれ抵抗Ｒ3 とトランジスタＱ3 の
ベース、抵抗Ｒ4 とトランジスタＱ4 のベースに接続さ
れ、ベースがそれぞれスレッショルド電圧源Ｖth、ＤＵ
Ｔ端子Ｔに接続されたトランジスタＱ7 ，Ｑ8 で構成さ
れている。
は、高電圧源Ｖ1に一端が接続された定電流源Ｉ1 ，Ｉ4
と、一端が低電圧源Ｖ2 と接続された定電流源Ｉ2 ，
Ｉ3 と、エミッタが定電流源Ｉ1 の他端に接続され、コ
レクタがそれぞれＤＵＴ端子Ｔ、接地に接続されたトラ
ンジスタＱ1 ，Ｑ2 と、エミッタが定電流源Ｉ2 の他端
に接続され、コレクタがそれぞれＤＵＴ端子Ｔ、接地に
接続されたトランジスタＱ3 ，Ｑ4 と、スレッショルド
電圧源Ｖthと、抵抗Ｒ1 ，Ｒ2 ，…，Ｒ6 と、エミッタ
が定電流源Ｉ3 に接続され、コレクタがそれぞれ抵抗Ｒ
1 とトランジスタＱ1 のベース、抵抗Ｒ2 とトランジス
タＱ2 のベースに接続され、ベースがそれぞれスレッシ
ョルド電圧源Ｖth、ＤＵＴ端子Ｔに接続されたトランジ
スタＱ5 ，Ｑ6 と、エミッタが定電流源Ｉ4 に接続さ
れ、コレクタがそれぞれ抵抗Ｒ3 とトランジスタＱ3 の
ベース、抵抗Ｒ4 とトランジスタＱ4 のベースに接続さ
れ、ベースがそれぞれスレッショルド電圧源Ｖth、ＤＵ
Ｔ端子Ｔに接続されたトランジスタＱ7 ，Ｑ8 で構成さ
れている。
【００１７】ここで、トランジスタＱ5 ，Ｑ6 と定電流
源Ｉ3 と抵抗Ｒ1 ，Ｒ2 ，Ｒ5 は第１の差動スイッチを
構成し、トランジスタＱ7 ，Ｑ8 と定電流源Ｉ4 と抵抗
Ｒ3，Ｒ4 ，Ｒ6 は第２の差動スイッチを構成してい
る。
源Ｉ3 と抵抗Ｒ1 ，Ｒ2 ，Ｒ5 は第１の差動スイッチを
構成し、トランジスタＱ7 ，Ｑ8 と定電流源Ｉ4 と抵抗
Ｒ3，Ｒ4 ，Ｒ6 は第２の差動スイッチを構成してい
る。
【００１８】なお、トランジスタＱ2のコレクタを低電
圧源Ｖ2、トランジスタＱ4のコレクタを高電圧源Ｖ1に
接続してもよい。
圧源Ｖ2、トランジスタＱ4のコレクタを高電圧源Ｖ1に
接続してもよい。
【００１９】次に、本実施形態の動作を説明する。 １）端子ＴのＤＵＴ出力電圧ＶDがスレッショルド電圧
Ｖthよりも小さいとき トランジスタＱ5 ，Ｑ8 がオンし、トランジスタＱ6 ，
Ｑ7 がオフするため、トランジスタＱ1 ，Ｑ4 がオン、
トランジスタＱ2 ，Ｑ3 がオフする。したがって、設定
電流ｉ1 がＤＵＴへ流れる。 ２）スレッショルド電圧がＤＵＴ出力電圧ＶDよりも小
さいとき トランジスタＱ6 ，Ｑ7 がオンし、トランジスタＱ5 ，
Ｑ8 がオフするため、トランジスタＱ2 ，Ｑ3 がオン、
トランジスタＱ1 ，Ｑ4 がオフする。したがって、設定
電流ｉ2 がＤＵＴから引っぱられる。
Ｖthよりも小さいとき トランジスタＱ5 ，Ｑ8 がオンし、トランジスタＱ6 ，
Ｑ7 がオフするため、トランジスタＱ1 ，Ｑ4 がオン、
トランジスタＱ2 ，Ｑ3 がオフする。したがって、設定
電流ｉ1 がＤＵＴへ流れる。 ２）スレッショルド電圧がＤＵＴ出力電圧ＶDよりも小
さいとき トランジスタＱ6 ，Ｑ7 がオンし、トランジスタＱ5 ，
Ｑ8 がオフするため、トランジスタＱ2 ，Ｑ3 がオン、
トランジスタＱ1 ，Ｑ4 がオフする。したがって、設定
電流ｉ2 がＤＵＴから引っぱられる。
【００２０】図２は本実施形態と従来例（図４）のＤＵ
Ｔ出力電圧とプログラマブルロード回路の出力電流の関
係（Ｖth＝１.５（ｖ）、かつ電流源Ｉ1、Ｉ2の設定電
流を３０（ｍＡ）に設定した場合）を示すグラフであ
る。このグラフから明らかなように、本実施形態の電圧
不確定幅は従来例の電圧不確定幅よりも小さい。これ
は、本実施形態では、ダイオードのＶf の電圧の影響が
ないからである。
Ｔ出力電圧とプログラマブルロード回路の出力電流の関
係（Ｖth＝１.５（ｖ）、かつ電流源Ｉ1、Ｉ2の設定電
流を３０（ｍＡ）に設定した場合）を示すグラフであ
る。このグラフから明らかなように、本実施形態の電圧
不確定幅は従来例の電圧不確定幅よりも小さい。これ
は、本実施形態では、ダイオードのＶf の電圧の影響が
ないからである。
【００２１】図３は本発明の第２の実施形態のプログラ
マブルロード回路の回路図である。本実施形態は、スレ
ッショルド電圧ＶthとＤＵＴの出力電圧ＶD を比較器Ｃ
Ｐで比較し、その電圧差を変数として、予め設定された
関数で関数器Ｆにより電流源Ｉ1 ，Ｉ2 の電流ｉ1 ，ｉ
2 を設定するようにしたものである。関数を、例えばｉ
1＝（Ｖth−ＶD）／Ｒ、ｉ2 ＝（ＶD−Ｖth ）／Ｒのよ
うに設定すれば、ＤＵＴにあたかもＲ（Ω）の抵抗負荷
がついたのと同等になる。Ｒの値を任意に設定できるよ
うにすることで、抵抗負荷と同等の効果が得られ、負荷
抵抗の定数を変更できるようなプログラマブルロード回
路が実現できる。
マブルロード回路の回路図である。本実施形態は、スレ
ッショルド電圧ＶthとＤＵＴの出力電圧ＶD を比較器Ｃ
Ｐで比較し、その電圧差を変数として、予め設定された
関数で関数器Ｆにより電流源Ｉ1 ，Ｉ2 の電流ｉ1 ，ｉ
2 を設定するようにしたものである。関数を、例えばｉ
1＝（Ｖth−ＶD）／Ｒ、ｉ2 ＝（ＶD−Ｖth ）／Ｒのよ
うに設定すれば、ＤＵＴにあたかもＲ（Ω）の抵抗負荷
がついたのと同等になる。Ｒの値を任意に設定できるよ
うにすることで、抵抗負荷と同等の効果が得られ、負荷
抵抗の定数を変更できるようなプログラマブルロード回
路が実現できる。
【００２２】
【発明の効果】以上説明したように、本発明は、下記の
ような効果がある。 （１）請求項１，２の発明は、電圧不確定幅が小さい。 （２）請求項３の発明は、電圧不確定幅が小さく、かつ
ＤＵＴの負荷抵抗の定数を変更できる。
ような効果がある。 （１）請求項１，２の発明は、電圧不確定幅が小さい。 （２）請求項３の発明は、電圧不確定幅が小さく、かつ
ＤＵＴの負荷抵抗の定数を変更できる。
【図１】本発明の一実施形態のプログラマブルロード回
路の回路図である。
路の回路図である。
【図２】図１のプログラマブルロード回路と図４のプロ
グラマブルロード回路の出力電流とＤＵＴ出力電圧の関
係を示すグラフである。
グラマブルロード回路の出力電流とＤＵＴ出力電圧の関
係を示すグラフである。
【図３】本発明の他の実施形態のプログラマブルロード
回路の回路図である。
回路の回路図である。
【図４】従来のプログラマブルロード回路の基本回路図
である。
である。
【図５】トランジスタをダイオード接続したプログラマ
ブルロード回路の回路図である。
ブルロード回路の回路図である。
【図６】トランジスタのダイオード接続を２段にしたプ
ログラマブルロード回路の回路図である。
ログラマブルロード回路の回路図である。
Ｑ1 〜Ｑ8 トランジスタ Ｒ1 〜Ｒ6 抵抗 Ｉ1 〜Ｉ4 定電流源 Ｖ1 ，Ｖ2 ，Ｖth 電圧源 ＣＰ 比較器 Ｆ 関数器 Ｔ ＤＵＴ端子
Claims (3)
- 【請求項１】 一端が高電圧源に接続された第１の定電
流源と、 一端が低電圧源に接続された第２の定電流源と、 一端が第１の定電流源の他端に接続され、他端が、ＤＵ
Ｔ出力電圧が入力される端子と接続された第１のスイッ
チングトランジスタと、 一端が第２の定電流源の他端に接続され、他端が前記端
子と接続された第２のスイッチングトランジスタと、 スレッショルド電圧源と、 前記端子のＤＵＴ出力電圧と前記スレッショルド電圧源
のスレッショルド電圧を比較し、前記ＤＵＴ出力電圧が
前記スレッショルド電圧よりも小さいとき第１のスイッ
チングトランジスタのみオンし、前記ＤＵＴ出力電圧が
前記スレッショルド電圧よりも大きいとき第２のスイッ
チングトランジスタのみオンする電圧比較回路を有する
プログラマブルロード回路。 - 【請求項２】 一端が高電圧源に接続された第１の定電
流源と、 一端が低電圧源に接続された第２の定電流源と、 一端が第１の定電流源の他端に接続され、他端が、ＤＵ
Ｔの出力電圧が入力される端子と接続された第１のトラ
ンジスタと、 一端が第１の定電流源の他端に接続され、他端が電圧源
に接続された第２のトランジスタと、 一端が第２の定電流源の他端に接続され、他端が前記端
子と接続された第３のトランジスタと、 一端が第２の定電流源の他端に接続され、他端が電圧源
に接続された第４のトランジスタと、 スレッショルド電圧源と、 ベースがそれぞれ前記スレッショルド電圧源、前記端子
と接続された第５、第６のトランジスタを含み、前記Ｄ
ＵＴ出力電圧が前記スレッショルド電源のスレッショル
ド電圧よりも小さいとき第１のトランジスタ、第２のト
ランジスタをそれぞれオン、オフし、前記スレッショル
ド電圧が前記ＤＵＴ出力電圧よりも小さいとき第１のト
ランジスタ、第２のトランジスタをそれぞれオフ、オン
する第１の差動スイッチと、 ベースがそれぞれ前記スレッショルド電圧源、前記端子
と接続された第７、第８のトランジスタを含み、前記Ｄ
ＵＴ出力電圧が前記スレッショルド電圧よりも小さいと
き第３のトランジスタ、第４のトランジスタをそれぞれ
オフ、オンし、前記スレッショルド電圧が前記ＤＵＴ出
力電圧よりも小さいとき第３のトランジスタ、第４のト
ランジスタをオン、オフする第２の差動スイッチを有す
るプログラマブルロード回路。 - 【請求項３】 一端が高電圧源に、他端がＤＵＴ出力電
圧が入力される端子と接続された第１の電流源と、 一端が低電圧源に、他端が前記端子と接続された第２の
電流源と、 スレッショルド電圧源と、 前記ＤＵＴ出力電圧と前記スレッショルド電圧源のスレ
ッショルド電圧を比較し、その電圧差を出力する比較器
と、 第１の電流源、第２の電流源の電流を、前記電圧差を変
数とする予め設定された関数で制御する関数器を有する
プログラマブルロード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262824A JPH10111342A (ja) | 1996-10-03 | 1996-10-03 | プログラマブルロード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262824A JPH10111342A (ja) | 1996-10-03 | 1996-10-03 | プログラマブルロード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111342A true JPH10111342A (ja) | 1998-04-28 |
Family
ID=17381129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262824A Withdrawn JPH10111342A (ja) | 1996-10-03 | 1996-10-03 | プログラマブルロード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111342A (ja) |
-
1996
- 1996-10-03 JP JP8262824A patent/JPH10111342A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |