JPH10112548A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10112548A
JPH10112548A JP8264642A JP26464296A JPH10112548A JP H10112548 A JPH10112548 A JP H10112548A JP 8264642 A JP8264642 A JP 8264642A JP 26464296 A JP26464296 A JP 26464296A JP H10112548 A JPH10112548 A JP H10112548A
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wafer
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silicon
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Abstract

(57)【要約】 【課題】Ａｕ／Ｓｉ共晶による接合箇所においてシリコ
ンの表面に形成される自然酸化膜による不具合を解消す
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】シリコン基板１の表面にセンサ素子Ｅs が
形成されるとともに、シリコン基板１の表面においてセ
ンサ素子Ｅs に対し空隙をもって覆うキャップ２２が設
けられている。キャップ２２には環状の脚部２３が設け
られ、キャップ２２の下面にはチタン薄膜２４、金薄膜
２５、金薄膜２６、チタン薄膜２７、金薄膜２８が積層
されている。キャップ２２側の脚部２３の先端面（下
面）とＰ型シリコン基板１側のＳｉ接合枠２１とは、Ａ
ｕ／Ｓｉ共晶体２９にて接合され、Ａｕ／Ｓｉ共晶体２
９はシリコン酸化物を還元する金属であるチタンの酸化
物を含有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に係り、例えば、機能素子を覆う保護キャッ
プを有する半導体装置等に適用できるものである。
【０００２】
【従来の技術】従来、半導体加速度センサやヨーレイト
センサ等においては、シリコンチップ上に可動部（振動
部）を有し、可動部（振動部）の変位により加速度等の
物理量を電気信号に変換して取り出すようになってい
る。又、このような半導体装置において、可動部（振動
部）を保護するために可動部をキャップにて覆うことが
行われている（例えば、特開平５−３２６７０２号公報
等）。さらに、検出感度の高感度化、特性の安定性ある
いはエアダンピングの回避等を考慮すると可動部周囲の
雰囲気としては不活性ガスや還元性ガス、場合によって
は真空がよい。以上のことから可動部をこれらの雰囲気
で封止する必要性から、リークのないキャップが必要不
可欠となる。
【０００３】
【発明が解決しようとする課題】これに対応するような
キャップ形態として特開平５−３２６７０２号公報のよ
うに可動部を有する構造体をチップごと覆うと小型化に
は適さない。又、特開平４−３０４６７９号公報のよう
に構造体をウェハプロセス中に薄膜で封止する技術もあ
るが、キャップが薄膜で形成されるために機械的強度が
低い、構造体の形状に制限がある、汎用性がない等の欠
点がある。キャップの機械的強度を向上するために、薄
膜でなくバルクのキャップをチップ上に形成する場合
は、接合方法に工夫が必要となるとともに、量産性を考
慮した製造方法（キャップの一括接合など）が要求され
る。
【０００４】接合方法としては陽極接合や直接接合や共
晶接合などがあるが、陽極接合では、チップに接合する
際に高電圧が印加されるため高耐圧性のない回路素子は
破壊されたり（チップに構造体しかない場合は特に問題
にならないが、回路素子を別チップで形成する必要があ
り汎用性のある接合方法とは言えない）、接合時にガス
が放出され、センサ特性に影響が出る（特に真空封止に
おいては真空度が劣化する）。又、直接接合では原子レ
ベルで密着させる必要性から現状では極限られた範囲し
か適用されておらず、接合に関わる表面の平坦性が要求
されたり、高加圧力で密着させる必要から汎用的な方法
とは言えず、この場合も適用し難い。
【０００５】さらに、共晶接合は歴史的に古い接合方法
ではあるが、接合部が液化することから加圧力も低くな
り、Ａｕ／Ｓｉ共晶接合法においては接合温度も低く、
プロセスとの整合性もあることからキャップの接合方法
として最も有効的と考えられるが、共晶反応はボイドが
生じやすい欠点がある。ボイドが形成されるとその発生
箇所によってはリークが生じる。現在、ボイドレスな接
合を高歩留まりで確立したという報告はない。又、Ａｕ
／Ｓｉ共晶接合法においてＳｉ（シリコン）は極めて活
性な物質であるためにシリコンの表面には自然酸化膜が
形成され、この酸化膜によりシリコンとＡｕ（金）との
界面において全域において共晶領域が形成されておらず
接合の強度が大きくばらついてしまう。
【０００６】そこで、この発明の目的は、Ａｕ／Ｓｉ共
晶による接合箇所においてシリコンの表面に形成される
自然酸化膜による不具合を解消することができる半導体
装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】請求項２に記載の発明に
よれば、第１工程により、第２の基板形成用ウェハにお
ける少なくとも接合部に金の薄膜が形成され、第２工程
により、金の薄膜の表面に、シリコン酸化膜に対し還元
性のある金属薄膜が形成される。そして、第３工程によ
り、第２の基板形成用ウェハの金属薄膜と第１の基板形
成用ウェハのシリコン部とを接近させた状態から、Ａｕ
／Ｓｉ共晶温度以上に加熱して第１の基板形成用ウェハ
のシリコン部と第２の基板形成用ウェハの金の薄膜とを
接合させる。さらに、第４工程により、第１の基板形成
用ウェハを各チップ毎にダイシングして各チップに裁断
する。
【０００８】又、請求項３に記載の発明によれば、第１
工程により、キャップ形成用ウェハでの、素子形成用ウ
ェハの表面における少なくとも機能素子の形成領域の周
囲に対応する部位に金の薄膜が形成される。第２工程に
より、金の薄膜の表面に、シリコン酸化膜に対し還元性
のある金属薄膜が形成される。そして、第３工程によ
り、キャップ形成用ウェハの金属薄膜と素子形成用ウェ
ハのシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共
晶温度以上に加熱して素子形成用ウェハのシリコン部と
キャップ形成用ウェハの金の薄膜とが接合される。さら
に、第４工程により、素子形成用ウェハを各チップ毎に
ダイシングして各チップに裁断する。
【０００９】その結果、素子形成用基板の表面に機能素
子が形成されるとともに、素子形成用基板の表面におい
て機能素子に対し空隙をもって覆うキャップが設けられ
た半導体装置が製造される。このように製造された半導
体装置においては、請求項１に記載のように、Ａｕ／Ｓ
ｉ共晶体に、シリコン酸化物を還元する金属の酸化物が
含有されている。
【００１０】このような製造工程において、還元性のあ
る金属薄膜の存在により、シリコン部の表面には自然酸
化膜が形成されるが、この自然酸化膜による接合強度の
バラツキを小さくして（図２４のΔＬ２＜ΔＬ１）、安
定した接合界面を得ることができる。
【００１１】このような効果が得られる本発明は次のメ
カニズムによるものと推測される。まず、本発明を用い
なかった場合における接合メカニズムを説明する。図２
７に示すように、シリコン１０１と金薄膜１０２とを接
合する際に、シリコン１０１および金薄膜１０２の表面
はミクロ的には凹凸を有しており、かつ、シリコン１０
１の表面には自然酸化膜１０３が形成されている。図２
８に示すように、シリコン１０１と金薄膜１０２とを接
触させるとシリコン１０１の表面と金薄膜１０２の表面
とは点接触した状態となり、さらに金薄膜１０２に対し
加圧力を加えると自然酸化膜１０３の一部が破れてシリ
コン１０１の表面の山（あるいは谷）と金薄膜１０２の
表面の谷（あるいは山）とが嵌め合った状態となる。さ
らに、共晶温度以上に加熱すると図２９に示すようにシ
リコン１０１と金薄膜１０２との界面において共晶領域
１０４ａ，１０４ｂが形成されてシリコン１０１と金薄
膜１０２とが接合される。このとき、自然酸化膜１０３
の存在によりシリコンと金との接触が妨げられシリコン
１０１と金薄膜１０２との界面における一部領域にしか
共晶領域が形成されない。つまり、前述した加圧力によ
る自然酸化膜１０３の破れた領域のみが共晶領域とな
る。
【００１２】これに対し本発明では以下のメカニズムに
より接合する。図３０に示すように、シリコン１１１と
金薄膜１１２とを接合する際に、シリコン１１１および
金薄膜１１２の表面はミクロ的には凹凸を有しており、
かつ、シリコン１１１の表面には自然酸化膜１１３が形
成されている。又、金薄膜１１２の表面にはチタン薄膜
１１４が形成されている。そして、図３１に示すように
シリコン１１１と金薄膜１１２とを接触させるとシリコ
ン１１１の表面と金薄膜１１２の表面とは点接触した状
態となり、さらに、共晶温度以上の加熱開始により図３
２に示すようにシリコン１１１と金薄膜１１２との界面
の一部において共晶領域１１６ａ，１１６ｂ，１１６
ｃ，１１６ｄが形成され、更なる加熱により図３３に示
すようにシリコン１１１と金薄膜１１２との界面の全域
において共晶領域１１６ｅが形成される。つまり、チタ
ン薄膜１１４により自然酸化膜１１３が還元されシリコ
ンとなり、シリコン１１１と金薄膜１１２とが全域にお
いて接触した状態となり全域において共晶領域１１６ｅ
が形成される。尚、チタンは酸化されて酸化チタンとな
り共晶領域１１６ｅ内に取り込まれる。
【００１３】このようにしてシリコン１１１と金薄膜１
１２とが接合される。よって、金薄膜１１２の表面に配
置したチタン薄膜１１４の存在により自然酸化膜１１３
によるバリア機能を無くしてシリコンと金とが界面の全
領域で接触可能となり、ボイドの発生を抑制して自然酸
化膜による接合強度のバラツキを小さくして安定した接
合界面を得ることができる。
【００１４】尚、これまでのメカニズムの説明において
はチタン薄膜１１４を例にとったが、還元性薄膜として
のチタン薄膜の代わりに、シリコン酸化膜に対し還元性
のあるアルミ薄膜、タンタル薄膜、ジルコニウム薄膜、
ニオブ薄膜であっても同様に機能する。
【００１５】つまり、請求項４のように還元性のある金
属薄膜は、チタン薄膜、アルミ薄膜、タンタル薄膜、ジ
ルコニウム薄膜、ニオブ薄膜の内の少なくともいずれか
１つを使用するとよい。
【００１６】又、請求項５のように、還元性のある金属
薄膜はその厚さを１００〜１０００Åとすると、最適化
が図られる。又、請求項６のように、還元性のある金属
薄膜の表面に金薄膜を形成した後にウェハ接合を行うよ
うにしてもよい。つまり、図３０においてチタン薄膜１
１４の表面に金薄膜１１５を設けることによりチタン薄
膜１１４の酸化が防止される。
【００１７】請求項７のように、金薄膜（図３０の金薄
膜１１５）はその厚さを２００〜５００Åとすると、最
適化が図られる。請求項８のように、前記第３工程のウ
ェハ接合は真空雰囲気下または不活性ガス雰囲気下また
は還元雰囲気下で行うと、還元性のある金属薄膜の酸化
を抑制でき、酸化防止用の金属膜形成工程を削除するこ
とができる。
【００１８】請求項９のように、ウェハ接合前において
シリコン部の表面に粗面化処理を施すことにより、シリ
コン部の表面積を増大させて共晶反応を促進させること
ができる。この粗面化処理は請求項１０のようにスパッ
タリングまたはアルカリエッチングにて行うことができ
る。
【００１９】
【発明の実施の形態】以下、この発明を半導体加速度セ
ンサに具体化した第１の実施の形態を図面に従って説明
する。
【００２０】図１は、本実施の形態における可動ゲート
ＭＯＳトランジスタ型加速度センサの平面図を示す。
又、図２には図１のII−II断面を示し、図３には図１の
III −III 断面を示す。
【００２１】第１の基板および素子形成用基板としての
Ｐ型シリコン基板１上にはフィールド酸化膜２が形成さ
れるとともにその上に窒化シリコン膜３が形成されてい
る。又、Ｐ型シリコン基板１上には、フィールド酸化膜
２および窒化シリコン膜３の無い長方形状の領域４（図
１参照）が形成されている。又、領域４におけるＰ型シ
リコン基板１の上にはゲート絶縁膜５が形成されてい
る。窒化シリコン膜３の上には、領域４を架設するよう
に両持ち梁構造の可動ゲート電極６が配置されている。
この可動ゲート電極６は帯状にて直線的に延びるポリシ
リコン薄膜よりなる。又、フィールド酸化膜２および窒
化シリコン膜３によりＰ型シリコン基板１と可動ゲート
電極６とが絶縁されている。
【００２２】図３において、Ｐ型シリコン基板１上にお
ける可動ゲート電極６の両側には不純物拡散層からなる
固定ソース電極７と固定ドレイン電極８が形成され、こ
の電極７，８はＰ型シリコン基板１にイオン注入等によ
りＮ型不純物を導入することにより形成されたものであ
る。
【００２３】図２に示すように、Ｐ型シリコン基板１に
はＮ型不純物拡散領域９が延設され、Ｎ型不純物拡散領
域９はアルミ１０により可動ゲート電極６と接続される
とともにアルミ配線１１と電気的に接続されている。ア
ルミ配線１１の他端部はアルミパッド（電極パッド）１
２として窒化シリコン膜３およびその上に配置されたシ
リコン酸化膜１６から露出している。又、図３に示すよ
うに、Ｐ型シリコン基板１にはＮ型不純物拡散領域１３
が延設され、Ｎ型不純物拡散領域１３は固定ソース電極
７と接続されるとともにアルミ配線１４と電気的に接続
されている。アルミ配線１４の他端部はアルミパッド
（電極パッド）１５として窒化シリコン膜３およびシリ
コン酸化膜１６から露出している。さらに、Ｐ型シリコ
ン基板１にはＮ型不純物拡散領域１７が延設され、Ｎ型
不純物拡散領域１７は固定ドレイン電極８と接続される
とともにアルミ配線１８と電気的に接続されている。ア
ルミ配線１８の他端部はアルミパッド（電極パッド）１
９として窒化シリコン膜３およびシリコン酸化膜１６か
ら露出している。
【００２４】尚、可動ゲート電極６の形成領域以外の領
域はシリコン酸化膜１６の上に最終保護膜となる窒化シ
リコン膜（図示略）が形成される。そして、アルミパッ
ド１２，１５，１９はボンディングワイヤにて外部の電
子回路と接続されている。
【００２５】図３に示すように、Ｐ型シリコン基板１に
おける固定ソース電極７と固定ドレイン電極８との間に
は、反転層２０が形成され、同反転層２０はシリコン基
板１と可動ゲート電極（両持ち梁）６との間に電圧を印
加することにより生じたものである。
【００２６】このように本加速度センサは、両持ち梁構
造の可動ゲート電極６が配置されており、機械的強度が
低い構造となっている。加速度検出の際には、可動ゲー
ト電極６とシリコン基板１との間に電圧を印加すると、
反転層２０が形成され、固定ソース電極７と固定ドレイ
ン電極８との間に電流が流れる。そして、本加速度セン
サが加速度を受けて、図３中に示すＺ方向（基板表面に
垂直な方向）に可動ゲート電極６が変化した場合には電
界強度の変化によって反転層２０のキャリア濃度が増大
し電流（ドレイン電流）が増大する。このように、本加
速度センサは、シリコン基板１の表面に機能素子として
のセンサ素子（可動ゲートＭＯＳトランジスタ）Ｅs が
形成され、電流量の増減で加速度を検出することができ
る。
【００２７】シリコン酸化膜１６の上において、センサ
素子Ｅs の形成領域の周囲にはポリシリコン薄膜よりな
る接合枠（以下、Ｓｉ接合枠という）２１が形成されて
いる。Ｓｉ接合枠２１は帯状をなし、かつ、環状（より
詳しくは、四角環状）に配置されている。Ｓｉ接合枠２
１の外側におけるＳｉ接合枠２１の周辺にアルミパッド
（電極パッド）１２，１５，１９が配置されている。
【００２８】機械的強度の低い可動ゲート電極６を保護
するための第２の基板としてのキャップ２２は、四角形
状のシリコン基板よりなり、このキャップ２２の下面に
環状の脚部２３が設けられている。この脚部２３はシリ
コン基板を局所的にエッチングすることにより形成した
ものである。キャップ２２の下面にはチタン薄膜２４、
金薄膜２５、金薄膜２６、チタン薄膜２７、金薄膜２８
が積層されている。より詳しく説明すると、基本構造と
してキャップ２２の下面にＡｕ／Ｓｉ共晶接合用の金メ
ッキ薄膜２６が形成され、その金メッキ薄膜２６の表面
がチタン薄膜２７（シリコン酸化膜に対し還元性のある
金属薄膜）にて覆われ、チタン薄膜２７は酸化保護用の
金薄膜２８にて覆われ、金メッキ薄膜２６とキャップ２
２との間にはチタン薄膜２４およびメッキ下地用金薄膜
２５が介在されている。
【００２９】ここで、金薄膜（メッキによる膜）２６の
膜厚は３．５μｍであり、チタン薄膜２４および金薄膜
２５の膜厚は１０００Åである。又、チタン薄膜２７の
膜厚は５０〜８００Åであり、金薄膜２８は２００Åで
ある。
【００３０】キャップ２２側の脚部２３の先端面（下
面）とＰ型シリコン基板１側のＳｉ接合枠２１とは、Ａ
ｕ／Ｓｉ共晶体２９にて接合されている。より詳しく
は、Ｓｉ接合枠（ポリシリコン薄膜）２１と金薄膜２６
とをＡｕ／Ｓｉ共晶温度の３６３℃以上に加熱すること
により共晶反応を起こさせてＡｕ／Ｓｉ共晶体２９にて
接合している。このＡｕ／Ｓｉ共晶体２９は脚部２３の
先端面（下面）の全面において形成され、ボイドレスな
接合となっている。つまり、チタン薄膜２７からのチタ
ン（シリコン酸化物を還元する金属）によりＳｉ接合枠
２１表面の自然酸化膜が還元され、このときのチタンの
酸化物がＡｕ／Ｓｉ共晶体２９内に存在する。尚、Ａｕ
／Ｓｉ共晶体２９は、図２６のＡｕ−Ｓｉの相図に示す
ように、Ｓｉが３．１ｗｔ％の組成比となる。
【００３１】このように、Ｓｉ接合枠２１に対してキャ
ップ２２を接合することにより、シリコン基板１の表面
においてキャップ２２内の空隙３０にセンサ素子（可動
ゲートＭＯＳトランジスタ）Ｅs が封止された構造とな
っている。即ち、センサ素子Ｅs が形成されたシリコン
基板１に対しキャップ２２が空隙３０をもって対向配置
され、この空隙３０にセンサ素子Ｅs が封止された構造
をなし、このキャップ２２にてウェハからチップにダイ
シングカットする際の水圧や水流から可動ゲート電極６
（振動部）を保護することができる。又、保護キャップ
２２によりセンサ素子（可動ゲートＭＯＳトランジス
タ）Ｅs が気密封止された状態で保護されている。
【００３２】次に、キャップ２２による封止構造の形成
工程を、図４〜図１７に基づいて説明する。尚、この工
程は量産性を考慮してキャップとなるチップを一個一個
センサチップに接合するのではなくキャップを一括で接
合している。
【００３３】まず、図４に示すように、キャップとなる
第２の基板形成用ウェハとしてのシリコンウェハ（以
下、キャップ形成用ウェハと呼ぶ）３１を用意する。キ
ャップ形成用ウェハ３１はセンサ素子形成用シリコンウ
ェハと同サイズのものを用いる。そして、キャップ形成
用ウェハ３１の主表面に熱酸化膜３２を５０００Å形成
するとともに裏面にも熱酸化膜３３を５０００Å形成す
る。さらに、キャップ形成用ウェハ３１の主表面側の熱
酸化膜３２をホトエッチングにより所望の形状にパター
ニングする。
【００３４】その後、図５に示すように、熱酸化膜３２
をマスクとしてキャップ形成用ウェハ３１をエッチング
して凹部３４を形成する。この際、エッチング液はＫＯ
Ｈなどのアルカリ性溶液を用い、異方性エッチングによ
り凹部３４を形成する。つまり、キャップ材として（１
００）面のシリコンウェハ３１を用いる場合において、
シリコン酸化膜３２をパターニングマスクとしアルカリ
性エッチング液を用いた異方性エッチングにより凹部３
４を形成する。その結果、キャップ形成用ウェハ３１の
主表面において凹部３４間にＳｉ脚部（凸部）２３が形
成され、このＳｉ脚部２３は接合枠パターンに対応す
る。このＳｉ脚部（凸部）２３は、後の工程でキャップ
形成用ウェハ３１をダイシングカットする際に、ダイシ
ングブレードとセンサ素子形成用シリコンウェハとの接
触を回避するための必要な間隙を確保するためのもので
ある。
【００３５】さらに、図６に示すように、マスクとした
熱酸化膜３２及び裏面の酸化膜３３をＨＦ等により除去
する。引き続き、図７に示すように、キャップ形成用ウ
ェハ３１の主表面にチタン薄膜２４および金薄膜２５を
蒸着法あるいはスパッタリング法により真空中で連続的
に成膜する。このとき、チタン薄膜２４および金薄膜２
５の膜厚は１０００Åとする。尚、チタン薄膜２４は金
薄膜２５とキャップ側シリコン２１との密着性を良好な
ものとするためのものである。金薄膜２５は次工程での
金メッキ膜２６のシードとして用いているがこの金薄膜
２５は省略してもよい。
【００３６】そして、図８に示すように、金薄膜２５の
表面に金薄膜２６を電解メッキ法により全面メッキす
る。金薄膜２６の膜厚は３．５μｍとする。さらに、図
９に示すように、金薄膜２６の表面にボイドレス接合と
するためのチタン薄膜２７とその酸化防止のための金薄
膜２８を真空中で連続的に成膜する。このときのチタン
薄膜２７の膜厚は５０〜８００Åとする。これは、１０
００Å以上となると酸化チタンの他にＴｉシリサイドが
多量に形成され接合強度が低下してくるためである。
又、金薄膜２８の膜厚は金薄膜２８中のＴｉがシリコン
表面へ拡散することを考慮して２００Åとする。
【００３７】一方、図１０に示すように、センサ素子Ｅ
s の形成のための第１の基板形成用ウェハとしてのシリ
コンウェハ（以下、素子形成用ウェハと呼ぶ）３５を用
意する。この素子形成用ウェハ３５には、犠牲層エッチ
ングにより梁構造体を形成する前の可動ゲート電極６が
形成されるとともに、ポリシリコン薄膜よりなるＳｉ接
合枠２１が形成されている。そして、Ｓｉ接合枠２１
（素子形成用ウェハの接合部）の表面を粗面化する。具
体的にはアルゴン（Ａｒ）をＳｉ接合枠２１に照射して
その表面をスパッタリングする。つまり、図１１に示す
ように、Ｓｉ接合枠２１（接合領域）のみが開口するよ
うに素子形成用ウェハ３５の主表面にレジスト３７を塗
布し、アルゴン（Ａｒ）によりＳｉ接合枠（ポリシリコ
ン薄膜）２１の表面を僅かにスパッタリングする。
【００３８】さらに、レジスト３７を剥離した後、図１
２に示すように、可動ゲート電極６の回りの犠牲層をエ
ッチングにて除去し、梁構造体を形成する。ここで、図
１０〜図１２により説明した工程の詳細を、図１８〜図
２２を用いて説明する。
【００３９】まず、図１８に示すように、シリコン基板
１となる素子形成用ウェハ３５にフィールド酸化膜２お
よびゲート絶縁膜５、不純物拡散層（固定ソース電極
７、固定ドレイン電極８、拡散領域９，１３，１７）、
引き出し用アルミ配線１４等を形成し、さらにエッチン
グストッパとなる窒化シリコン膜３をパターニングす
る。その上に犠牲層となるシリコン酸化膜１６を形成
し、所望の形状にパターニングする。そして、その上に
可動ゲート電極およびＳｉ接合枠となるポリシリコン薄
膜３９を堆積するとともにホトレジスト４０を配置す
る。
【００４０】さらに、図１９に示すように、ポリシリコ
ン薄膜３９を通常のホトリソ工程によりパターニングし
て可動ゲート電極形成領域にポリシリコン薄膜３９ａを
配置するとともにＳｉ接合枠の形成領域（ウェハの表面
におけるセンサ素子の形成領域の周囲）にポリシリコン
薄膜３９ｂを配置する。
【００４１】引き続き、図２０に示すように、素子形成
用ウェハ３５の上にＩＣチップの最終保護膜となる絶縁
膜４１（例えばプラズマＣＶＤ法による窒素シリコン
膜）を形成し、可動ゲート電極形成領域の周辺およびＳ
ｉ接合枠形成領域を保護するようにパターニングする。
さらに、絶縁膜４１の上にホトレジスト４２を形成す
る。そして、図２１に示すように、ホトレジスト４２を
用いて絶縁膜４１を窓開けするさらに、図２２に示すよ
うに、ホトレジスト４３を用いてフッ酸系のエッチング
液でシリコン酸化膜１６の犠牲層エッチングを行い、ポ
リシリコン薄膜３９ａの周囲のシリコン酸化膜１６のみ
をエッチングする。これにより、可動ゲート電極６の周
囲に空隙が確保される。最後に、ホトレジスト４３を除
去して可動ゲート電極６の形成およびＳｉ接合枠２１の
形成工程が完了する。
【００４２】図１８〜図２２（図１０〜図１２）の工程
が終了すると、次に、素子形成用ウェハ３５へのキャッ
プ形成用ウェハ３１の接合およびウェハダイシングカッ
トを行う。
【００４３】まず、図１３に示すように、脚部２３を形
成したキャップ形成用ウェハ３１を、センサ素子Ｅs が
形成されている素子形成用ウェハ３５に位置合わせし
て、Ｓｉ接合枠２１と脚部２３に形成された薄膜積層部
２４〜２８（Ａｕ膜）を重ね合わせる。より具体的に
は、図２３に示すように、オリエンテーションフラット
面を基準にしてキャップ形成用ウェハ３１と素子形成用
ウェハ３５とを位置合わせしてキャップ形成用ウェハ３
１を素子形成用ウェハ３５にマウントする。このオリエ
ンテーションフラット面に平行なるＸ方向が第１のダイ
シングカットラインとなるとともに、オリエンテーショ
ンフラット面に垂直なるＹ方向が第２のダイシングカッ
トラインとなる。さらに、図１３のキャップ形成用ウェ
ハ３１と素子形成用ウェハ３５とを、チタン薄膜２７が
酸化しないように真空中あるいはＮ2等の不活性ガス中
あるいは還元雰囲気中で、４００℃にて１０分間ホール
ドし、その後、冷却することで接合する。加圧力は０．
８ｋｇｆ／ｍｍ2 とする。
【００４４】つまり、Ｓｉ接合枠（ポリシリコン薄膜）
２１と金薄膜２６とをＡｕ／Ｓｉ共晶温度の３６３℃以
上に加熱することにより共晶反応を起こさせてＡｕ／Ｓ
ｉ共晶体２９にて接合する。その接合のメカニズムにつ
いては図３０〜図３３を用いて説明した通りであり、こ
こではその説明は省くが、チタン薄膜２７からのチタン
（シリコン酸化物を還元する金属）により脚部２３の先
端面（下面）の全面においてＡｕ／Ｓｉ共晶体２９が形
成され、このＡｕ／Ｓｉ共晶体２９にはシリコン表面の
自然酸化膜の還元に伴うチタンの酸化物を含有してい
る。
【００４５】このようにチップ化する前のキャップ形成
用ウェハ３１を一括接合した後、図１４に示すようにキ
ャップ形成用ウェハ３１をダイシングカットし、キャッ
プ形成用ウェハ３１に対し切断しキャップ部４５ａとキ
ャップ不要部４５ｂとを分離する。つまり、ダイシング
カットにより、図２３のオリエンテーションフラット面
に対して垂直方向（図中、Ｙ方向）に図１４の切れ込み
４６が入る。
【００４６】そして、図１５に示すように、粘着シート
４７をキャップ形成用ウェハ３１の裏面に貼り付け、粘
着シート４７ごと再度ダイシングカットする。このダイ
シングカットにより、図２３のオリエンテーションフラ
ット面に対して水平方向（図中、Ｘ方向）に図１５の切
れ込み４８が入る。
【００４７】引き続き、図１６に示すように、分割され
たキャップ形成用ウェハ３１から粘着シート４７を剥が
す。このとき、粘着シート４７とともにキャップ不要部
４５ｂはすべて除去され、素子形成用ウェハ３５上にキ
ャップ２２が搭載された形となる。
【００４８】キャップ形成用ウェハ３１の切断および不
要部除去工程が終了すると、次に図１７に示すように、
素子形成用ウェハ３５に対しダイシングカット位置４９
でのタイシングラインに沿ったダイシングカットを行
う。その結果、図１〜図３のように個々のセンサチップ
に分割される。このダイシングの際に水流や水圧が加わ
るが、外力から保護する必要のある機能素子（梁構造を
有するセンサ素子等）がキャップ２２により保護され
る。
【００４９】このようにして、図１〜図３に示す半導体
加速度センサが製造される。図２４には、図２のチタン
薄膜２７の膜厚に対する接合強度の測定結果を示す。こ
の図２４においてチタン薄膜２７の膜厚が「０」のと
き、即ち、チタン薄膜２７が無いときには接合強度は
６．３ＭＰａ〜１７．３ＭＰａの範囲となり、そのバラ
ツキΔＬ１は１１．０ＭＰａとなる。又、チタン薄膜２
７の膜厚が４ｎｍのときには接合強度は４．６ＭＰａ〜
９．７ＭＰａの範囲となり、そのバラツキは５．１ＭＰ
ａとなる。同様に、チタン薄膜２７の膜厚が１０ｎｍの
ときには接合強度は６．４ＭＰａ〜１２．２ＭＰａの範
囲となり、そのバラツキは５．８ＭＰａとなる。チタン
薄膜２７の膜厚が２０ｎｍのときには接合強度は４．８
ＭＰａ〜１２．０ＭＰａの範囲となり、そのバラツキは
７．２ＭＰａとなる。チタン薄膜２７の膜厚が４０ｎｍ
のときには接合強度は５．６ＭＰａ〜１０．７ＭＰａの
範囲となり、そのバラツキは５．１ＭＰａとなる。チタ
ン薄膜２７の膜厚が５６ｎｍのときには接合強度は１
０．０ＭＰａ〜１４．１ＭＰａの範囲となり、そのバラ
ツキΔＬ２は４．１ＭＰａとなる。チタン薄膜２７の膜
厚が１５０ｎｍのときには接合強度は２．４ＭＰａ〜１
１．１ＭＰａの範囲となり、そのバラツキは８．７ＭＰ
ａとなる。
【００５０】この結果から、シリコン酸化膜に対し還元
性のある金属薄膜としてのチタン薄膜２７はその厚さを
１００〜１０００Å（１０〜１００ｎｍ）とすると、接
合強度のバラツキを小さくすることができることが分か
る。
【００５１】図２５には、図２の金薄膜２８の膜厚に対
する反応面積比率の測定結果を示す。つまり、横軸に図
２のチタン薄膜２７の膜厚をとり、縦軸に反応面積比率
（全接触面積のうちの共晶反応が起こっている面積比）
をとり、金薄膜２８の厚さとして「０」の場合、２０ｎ
ｍの場合、１００ｎｍの場合でプロットしている。尚、
図２５中にはプロットしていないが、金薄膜２８の厚さ
が５０ｎｍの場合には２０ｎｍの場合とほぼ同じ値をと
った。
【００５２】この図２５から金薄膜２８の厚さとして２
０ｎｍとした場合が最も反応面積比率が高くなり、次に
反応面積比率が高いのは金薄膜２８の厚さが１００ｎｍ
の場合であり、金薄膜２８の厚さとして「０」の場合が
反応面積比率が最も低くなった。
【００５３】この結果から、チタン薄膜２７の表面に設
けられ、チタン薄膜２７の酸化防止のための金薄膜２８
は、その厚さを２００〜５００Å（２０〜５０ｎｍ）と
するとよいことが分かった。
【００５４】このように本実施の形態は、下記の特徴を
有する。 （イ）半導体装置の製造方法として、図８のようにキャ
ップ形成用ウェハ３１での、素子形成用ウェハ３５の表
面における少なくともセンサ素子Ｅs の形成領域の周囲
に対応する部位に金の薄膜２６を形成し（第１工程）、
図９のように金の薄膜２６の表面に、シリコン酸化膜に
対し還元性のあるチタン薄膜２７を形成し（第２工
程）、図１３のようにキャップ形成用ウェハ３１の金薄
膜２６と素子形成用ウェハ３５のシリコン部とを接近さ
せた状態から、Ａｕ／Ｓｉ共晶温度以上に加熱して素子
形成用ウェハ３５のＳｉ接合枠２１（シリコン部）とキ
ャップ形成用ウェハ３１の金の薄膜２６とを接合し（第
３工程）、図１７のように素子形成用ウェハ３５を各チ
ップ毎にダイシングして各チップに裁断した（第３工
程）。
【００５５】その結果、Ｓｉ接合枠２１（シリコン部）
の表面には自然酸化膜が形成されるが、還元性のあるチ
タン薄膜２７の存在によりこの自然酸化膜による接合強
度のバラツキを小さくして（図２４のΔＬ２＜ΔＬ
１）、安定した接合界面を得ることができ、半導体装置
を高歩留りで製造することができる。ここで、Ａｕ／Ｓ
ｉ共晶体２９にはチタンによるシリコン酸化膜の還元に
伴うチタンの酸化物が残る。 （ロ）図２４のように還元性のあるチタン薄膜２７はそ
の厚さを１００〜１０００Åとすると、最適化が図られ
る。 （ハ）還元性のあるチタン薄膜２７の表面に金薄膜２８
を形成した後にウェハ接合を行うと、チタン薄膜２７の
酸化が防止できる。 （ニ）図２５のように金薄膜２８はその厚さを２００〜
５００Åとすると、最適化が図られる。 （ホ）ウェハ接合は真空雰囲気下または不活性ガス雰囲
気下または還元雰囲気下で行うと、チタン薄膜２７の酸
化を抑制できる。 （ヘ）図１１のようにウェハ接合前においてスパッタリ
ングによりＳｉ接合枠２１の表面に粗面化処理を施すこ
とにより、シリコン部の表面積を増大させて共晶反応を
促進させることができる。
【００５６】これまで述べてきた実施の形態以外にも下
記のように実施してもよい。上記の実施の形態ではボイ
ドレスな接合を達成するためにチタン薄膜２７を用いて
いるが、他のシリコン酸化膜を還元する金属であるＡｌ
（アルミ）、Ｔａ（タンタル）、Ｚｒ（ジルコニウ
ム）、Ｎｂ（ニオブ）の薄膜を用いてもよい。この場合
も接合時の雰囲気は不活性ガス、還元性ガス、あるいは
真空中で行うとよい。
【００５７】又、シリコンの接合前の表面処理（粗面化
処理）は、Ａｒ（アルゴン）によるスパッタリングの他
にも、シリコンエッチング液（アルカリ性溶液）による
処理にて行ってもよい。
【００５８】さらに、カットするウェハの順序は、セン
サ形成用ウェハ３５からカットし、最後にキャップ形成
用ウェハ３１をカットしてもよい。さらには、Ｓｉ接合
枠２１として、ポリシリコン薄膜の代わりに、単結晶シ
リコン薄膜や非晶質シリコン薄膜を用いたり、バルクの
単結晶シリコンを用いてもよい。ここで、接合用シリコ
ンとして単結晶シリコンを用いた場合に、表面の粗面化
処理を施すことの効果が大きい。
【００５９】又、キャップ形成用ウェハのウェハ材料
は、シリコンの他に、ガラス、セラミクス、樹脂等を用
いることができる。さらに、半導体加速度センサの他に
も、マイクロダイヤフラム圧力センサやヨーレイトセン
サなどシリコンチップ上に可動部（振動部）を有する半
導体装置に具体化したり、さらに、接触子等を備えた装
置に具体化できる。さらに、表面実装における接合技術
（フリップチップボンディング等）にも適用できる。
【図面の簡単な説明】
【図１】実施の形態の半導体装置の平面図。
【図２】図１のII−II断面図。
【図３】図１のIII −III 断面図。
【図４】実施の形態の半導体装置の製造工程を示す断面
図。
【図５】実施の形態の半導体装置の製造工程を示す断面
図。
【図６】実施の形態の半導体装置の製造工程を示す断面
図。
【図７】実施の形態の半導体装置の製造工程を示す断面
図。
【図８】実施の形態の半導体装置の製造工程を示す断面
図。
【図９】実施の形態の半導体装置の製造工程を示す断面
図。
【図１０】実施の形態の半導体装置の製造工程を示す断
面図。
【図１１】実施の形態の半導体装置の製造工程を示す断
面図。
【図１２】実施の形態の半導体装置の製造工程を示す断
面図。
【図１３】実施の形態の半導体装置の製造工程を示す断
面図。
【図１４】実施の形態の半導体装置の製造工程を示す平
面図。
【図１５】実施の形態の半導体装置の製造工程を示す平
面図。
【図１６】実施の形態の半導体装置の製造工程を示す平
面図。
【図１７】実施の形態の半導体装置の製造工程を示す断
面図。
【図１８】実施の形態の半導体装置の製造工程を示す断
面図。
【図１９】実施の形態の半導体装置の製造工程を示す断
面図。
【図２０】実施の形態の半導体装置の製造工程を示す断
面図。
【図２１】実施の形態の半導体装置の製造工程を示す断
面図。
【図２２】実施の形態の半導体装置の製造工程を示す断
面図。
【図２３】実施の形態の半導体装置の製造工程を示す平
面図。
【図２４】接合強度の測定結果を示す図。
【図２５】反応面積比の測定結果を示す図。
【図２６】相状態を示す状態図。
【図２７】接合原理を説明するための断面図。
【図２８】接合原理を説明するための断面図。
【図２９】接合原理を説明するための断面図。
【図３０】接合原理を説明するための断面図。
【図３１】接合原理を説明するための断面図。
【図３２】接合原理を説明するための断面図。
【図３３】接合原理を説明するための断面図。
【符号の説明】
１…第１の基板および素子形成用基板としてのシリコン
基板、６…可動ゲート電極、７…固定ソース電極、８…
固定ドレイン電極、２１…Ｓｉ接合枠、２２…第２の基
板としてのキャップ、２６…金薄膜、２７…チタン薄
膜、２８…金薄膜、２９…Ａｕ／Ｓｉ共結晶体、３０…
空隙、３１…第２の基板形成用ウェハとしてのキャップ
形成用ウェハ、３５…第１の基板形成用ウェハとしての
素子形成用ウェハ、Ｅs …機能素子としてのセンサ素
子。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の基板と第２の基板とが対向配置さ
    れ、両基板が、第１の基板でのシリコン部と第２の基板
    での金薄膜部とのＡｕ／Ｓｉ共晶体にて接合された半導
    体装置において、 前記Ａｕ／Ｓｉ共晶体に、シリコン酸化物を還元する金
    属の酸化物が含有されてなる半導体装置。
  2. 【請求項２】 第１の基板と第２の基板とが対向した状
    態で接合された半導体装置の製造方法であって、 第２の基板形成用ウェハにおける少なくとも接合部に金
    の薄膜を形成する第１工程と、 前記金の薄膜の表面に、シリコン酸化膜に対し還元性の
    ある金属薄膜を形成する第２工程と、 前記第２の基板形成用ウェハの金属薄膜と第１の基板形
    成用ウェハのシリコン部とを接近させた状態から、Ａｕ
    ／Ｓｉ共晶温度以上に加熱して前記第１の基板形成用ウ
    ェハのシリコン部と前記第２の基板形成用ウェハの金の
    薄膜とを接合する第３工程と、 前記第１の基板形成用ウェハを各チップ毎にダイシング
    する第４工程とを備えたことを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 素子形成用基板の表面に機能素子が形成
    されるとともに、素子形成用基板の表面において機能素
    子に対し空隙をもって覆うキャップが設けられた半導体
    装置の製造方法であって、 キャップ形成用ウェハでの、素子形成用ウェハの表面に
    おける少なくとも機能素子の形成領域の周囲に対応する
    部位に金の薄膜を形成する第１工程と、 前記金の薄膜の表面に、シリコン酸化膜に対し還元性の
    ある金属薄膜を形成する第２工程と、 前記キャップ形成用ウェハの金属薄膜と素子形成用ウェ
    ハのシリコン部とを接近させた状態から、Ａｕ／Ｓｉ共
    晶温度以上に加熱して前記素子形成用ウェハのシリコン
    部と前記キャップ形成用ウェハの金の薄膜とを接合する
    第３工程と、 前記素子形成用ウェハを各チップ毎にダイシングする第
    ４工程とを備えたことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 還元性のある金属薄膜は、チタン薄膜、
    アルミ薄膜、タンタル薄膜、ジルコニウム薄膜、ニオブ
    薄膜の内の少なくともいずれか１つである請求項２に記
    載の半導体装置の製造方法。
  5. 【請求項５】 還元性のある金属薄膜はその厚さが１０
    ０〜１０００Åである請求項２に記載の半導体装置の製
    造方法。
  6. 【請求項６】 還元性のある金属薄膜の表面に金薄膜を
    形成した後にウェハ接合を行うようにした請求項２に記
    載の半導体装置の製造方法。
  7. 【請求項７】 前記金薄膜はその厚さが２００〜５００
    Åである請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第３工程のウェハ接合は真空雰囲気
    下または不活性ガス雰囲気下または還元雰囲気下で行う
    ものである請求項２に記載の半導体装置の製造方法。
  9. 【請求項９】 ウェハ接合前においてシリコン部の表面
    に粗面化処理を行うようにした請求項２に記載の半導体
    装置の製造方法。
  10. 【請求項１０】 粗面化処理はスパッタリングまたはア
    ルカリエッチングにより行うようにした請求項９に記載
    の半導体装置の製造方法。
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