JPH10112641A - 論理回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ノイズマージンの向上を図った論理回路を提
供することにある。 【解決手段】 入力信号が与えられる第１トランジスタ
（Ｑ１）と、上記第１トランジスタに差動結合された第
２トランジスタ（Ｑ２）とを含んで論理回路が形成され
るとき、上記第１トランジスタの負荷側から上記第２ト
ランジスタに正帰還をかけるための第３トランジスタ
（Ｑ３）を設け、上記第３トランジスタを介して、上記
第１トランジスタの負荷側から上記第２トランジスタの
ベースに正帰還をかけてヒステリシス特性を得ることで
ノイズマージンの向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微小振幅信号を取
扱う論理回路技術、さらにはＥＣＬ（エミッタ結合論
理）回路の改良技術に関し、例えばＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）などの半導体集積
回路におけるバッファの入力初段回路に適用して有効な
技術に関する。

【０００２】

【従来の技術】上記クロック信号やアドレス信号等を取
込むためのバッファなどのインタフェース回路において
は、動作の高速化が極めて重要とされる。バッファの高
速化のためには、バイポーラトランジスタを適用し、し
かも電源電圧を３．３Ｖなどのように低くすることによ
って、低振幅信号を取扱うのが望ましい。

【０００３】従来から、低振幅インタフェース回路とし
ては、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏ
ｇｉｃ）インタフェース方式が知られている。それによ
れば、高電位側電源Ｖｃｃ＝３．３Ｖのとき、ＥＣＬイ
ンタフェースレベルは、基準電位Ｖｒｅｆ＝（Ｖｃｃ−
０．９Ｖ）を論理しきい値として、ハイレベルがＶｒｅ
ｆ＋０．４Ｖ、ローレベルがＶｒｅｆ−０．４Ｖとされ
るため、バイポーラトランジスタによってＥＣＬインタ
フェースレベルの信号を直接取扱うことができる。ＥＣ
Ｌは、バイポーラトランジスタをもとにする通常の回路
うちで最も高速動作が可能であり、それによって形成さ
れるインタフェース回路は、大型計算機に搭載されるよ
うな半導体集積回路に多用されている。

【０００４】尚、ＥＣＬについて記載された文献の例と
しては、昭和６０年１２月２５日に株式会社オーム社か
ら発行された「マイクロコンピュータハンドブック（第
３８頁）」がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＥＣＬはノイズマージンが比較的小さく、バッファの入
力初段回路にＥＣＬを適用し、外部端子を介して入力さ
れるアドレス信号やデータを上記ＥＣＬに入力するよう
な回路構成においては、上記外部端子を介して入力され
るアドレス信号やデータに不所望なノイズが含まれてい
る場合に、そのようなノイズがＥＣＬの出力側に伝達さ
れ易い。不所望なノイズがＥＣＬの出力側に伝達される
と、そのＥＣＬの後段に配置された内部回路での誤動作
を招来する。

【０００６】本発明の目的は、ノイズマージンの向上を
図った論理回路を提供することにある。また、本発明の
別の目的は、そのような論理回路を備えた半導体集積回
路を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、入力信号が与えられる第１トラ
ンジスタ（Ｑ１）と、上記第１トランジスタに差動結合
された第２トランジスタ（Ｑ２）とを含んで論理回路が
形成されるとき、上記第１トランジスタの負荷側から上
記第２トランジスタに正帰還をかけるための第３トラン
ジスタ（Ｑ３）を設ける。

【００１０】また、一端が上記第１抵抗に直列接続さ
れ、他端が高電位側電源（Ｖｃｃ）に結合された第１抵
抗（Ｒ１）と、上記第１トランジスタのコレクタ電極に
結合された第２抵抗（Ｒ２）と、上記第３トランジスタ
のエミッタ電極と上記第２トランジスタのベース電極と
に結合された第３抵抗（Ｒ４）とを設け、上記第３トラ
ンジスタのベース電極を上記第１抵抗及び上記第２抵抗
との直列接続箇所に結合し、上記第３トランジスタのコ
レクタ電極を高電位側電源（Ｖｃｃ）に結合することが
できる。

【００１１】さらに、回路の寄生発振防止のため、上記
第１トランジスタのコレクタ電極と、上記第２トランジ
スタのコレクタ電極とを橋絡するように発振防止用キャ
パシタ（Ｃ１）を設けることができる。

【００１２】上記した手段によれば、第３トランジスタ
を介して、上記第１トランジスタの負荷側から上記第２
トランジスタに正帰還がかけられ、ヒステリシス特性が
得られる。このことが、ノイズマージンの向上を達成す
る。

【００１３】

【発明の実施の形態】図４は本発明にかかる論理回路が
適用されるＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）が示される。同図に示されるＳＲＡＭ３３
は、特に制限されないが、公知の半導体集積回路製造技
術によって単結晶シリコン基板などの一つの半導体基板
に形成される。

【００１４】図２において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線に結合される。それぞれの相補データ
線は、相補データ線に１対１で結合された複数個のカラ
ム選択スイッチを含むカラム選択回路９を介して相補コ
モンデータ線に共通接続されている。

【００１５】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｍ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
８は、これに供給されるアドレス信号に対応するカラム
選択スイッチをオン動作させて、上記選択された相補コ
モンデータ線に導通する。このとき相補コモンデータ線
の電位は、読出しアンプ１１で増幅されて外部に出力可
能とされる。外部から書込みアンプ１１に書込みデータ
が与えられると、その書込みデータに従って相補コモン
データ線が駆動され、アドレス信号によって選択された
相補データ線を介して所定のメモリセルにそのデータに
応ずる電荷情報が蓄積される。

【００１６】上記書込みアンプ１０は、書込みパルス生
成回路１２によって制御される。この書込みパルス生成
回路１２は、特に制限されないが、相補レベルの基本ク
ロックＣＬＫに基づいて、書込みアンプを活性化するた
めの信号（書込みパルスＷＰ）を生成する。特に制限さ
れないが、この書込みパルスＷＰがアサートされた場合
に、上記書込みアンプ１０へのデータ取込が可能とさ
れ、そのとき、データ外部端子に与えられたデータが、
当該書込みアンプで増幅されて上記相補コモンデータ線
に伝達される。メモリセルへの書込み時間は、この書込
みパルスＷＰの幅で決定される。書込みパルス幅ＷＰが
不適切であると、正常な書込みが行われないめ、書込み
パルスＷＰを最適化する必要がある。また、外部からの
書込み指示のためのライトイネーブル信号ＷＥ＊（＊は
ローアクティブ又は信号反転を示す）に基づいて書込み
信号を生成するためのＷＥドライバ３が設けられ、外部
から入力されたライトイネーブル信号ＷＥ＊が、書込み
パルス生成回路１２からの書込みパルスＷＰに同期され
るようになっている。

【００１７】図１には上記アドレスバッファ１−０〜１
−ｎのそれぞれにおける入力初段回路として適用される
論理回路の構成例が示される。

【００１８】この論理回路は、基本的にはｎｐｎ型バイ
ポーラトランジスタによるＥＣＬゲートとして、以下の
ように構成される。

【００１９】バイポーラトランジスタＱ１のエミッタ電
極と、バイポーラトランジスタＱ２のエミッタ電極とが
結合され、そこに、バイポーラトランジスタＱ１，Ｑ２
に定電流を流すための定電流回路が結合される。この定
電流回路は、特に制限されないが、基準電圧Ｖｃｓがベ
ース電極に供給されるバイポーラトランジスタＱ４と、
このバイポーラトランジスタＱ４のエミッタ電極に結合
された抵抗Ｒ５とから構成される。抵抗Ｒ５の他端は低
電位側電源Ｖｅｅに結合される。バイポーラトランジス
タＱ１のコレクタ電極は、抵抗Ｒ１，Ｒ２の直列接続回
路を介して高電位側電源Ｖｃｃに結合される。バイポー
ラトランジスタＱ１のベース電極は、この論理回路の入
力端子とされ、アドレス入力のための外部端子に結合さ
れる。

【００２０】バイポーラトランジスタＱ２のコレクタ電
極は、バイポーラトランジスタＱ６のベース電極に結合
されるとともに、抵抗Ｒ３を介して高電位側電源Ｖｃｃ
に結合される。バイポーラトランジスタＱ６のコレクタ
電極は、高電位側電源Ｖｃｃに結合される。バイポーラ
トランジスタＱ６のエミッタ電極は、抵抗Ｒ５を介して
低電位側電源Ｖｔｔに結合される。バイポーラトランジ
スタＱ６のエミッタ電極から、この入力初段回路の出力
端子ＯＵＴが引出される。また、バイポーラトランジス
タＱ１のコレクタ電極はバイポーラトランジスタＱ７の
ベース電極に結合される。このバイポーラトランジスタ
Ｑ７のコレクタ電極は高電位側電源Ｖｃｃに結合され、
バイポーラトランジスタＱ７のエミッタ電極は抵抗Ｒ７
を介して低電位側電源Ｖｔｔに結合される。バイポーラ
トランジスタＱ７のエミッタ電極からは、上記バイポー
ラトランジスタＱ６の論理出力ＯＵＴと相補レベルの関
係にある論理出力ＯＵＴ＊が得られる。

【００２１】そしてこの入力初段回路では、ノイズマー
ジンの向上を図るために、バイポーラトランジスタＱ１
のコレクタ電極に結合された負荷側からバイポーラトラ
ンジスタＱ２のベース電極に正帰還をかけるためのバイ
ポーラトランジスタＱ３が設けられている。バイポーラ
トランジスタＱ３のベース電極は、バイポーラトランジ
スタＱ１の負荷抵抗とされる抵抗Ｒ１，Ｒ２の直列接続
箇所に結合される。バイポーラトランジスタＱ３のコレ
クタ電極は高電位側電源Ｖｃｃに結合され、エミッタ電
極は、抵抗Ｒ４を介してバイポーラトランジスタＱ２の
ベース電極に結合されている。また、バイポーラトラン
ジスタＱ２のベース電極は、定電流回路を形成するバイ
ポーラトランジスタＱ５のコレクタ電極に結合される。
バイポーラトランジスタＱ５のベース電極には基準電圧
Ｖｃｓが供給され、バイポーラトランジスタＱ５のエミ
ッタ電極は抵抗Ｒ６を介して低電位側電源Ｖｅｅに結合
される。

【００２２】上記の構成において、バイポーラトランジ
スタＱ１とバイポーラトランジスタＱ２は、双方のエミ
ッタ電極が定電流回路に共通接続されることで、差動結
合され、電流スイッチ回路を形成する。共通エミッタ側
の定電流回路に流れる電流は、バイポーラトランジスタ
Ｑ１のコレクタ電極側か、バイポーラトランジスタＱ２
のコレクタ電極側のいずれかに切換えられる。すなわ
ち、バイポーラトランジスタＱ１のベース電極の電位
（入力信号レベル）に比べてバイポーラトランジスタＱ
２のベース電極の電位Ｖｂｂ’が高ければ、バイポーラ
トランジスタＱ２のコレクタ電極側に電流が流れ、バイ
ポーラトランジスタＱ１のベース電極の電位が高けれ
ば、バイポーラトランジスタＱ１のコレクタ電極側に電
流が流れる。そのようなスイッチ動作において、バイポ
ーラトランジスタＱ１，Ｑ２のコレクタ電極に流れる電
流が、基準電圧Ｖｃｓで決定される定電流によって規制
されて、バイポーラトランジスタＱ１又はＱ２のいずれ
が導通状態にある場合でも、それが飽和することがない
から、高速スイッチングが可能となる。

【００２３】次に、この論理回路における正帰還につい
て詳述する。

【００２４】入力信号により、バイポーラトランジスタ
Ｑ１のベース電極がローレベルからハイレベルにされる
と、バイポーラトランジスタＱ１のコレクタ電極の電位
が低下され、バイポーラトランジスタＱ３のエミッタ電
極の電位が低下され、さらにはバイポーラトランジスタ
Ｑ２のベース電極の電位Ｖｂｂ’が低下される。バイポ
ーラトランジスタＱ２のベース電極の電位Ｖｂｂ’の低
下により、バイポーラトランジスタＱ１のエミッタ電極
の電位が低下される。バイポーラトランジスタＱ１のエ
ミッタ電極の電位低下は、このバイポーラトランジスタ
Ｑ１の導通度を、いっそう深めるように作用する。この
とき、バイポーラトランジスタＱ２のコレクタ電極の電
位が上昇されて、バイポーラトランジスタＱ６がオンさ
れることにより、出力ＯＵＴはハイレベルとされる。

【００２５】上記のように、バイポーラトランジスタＱ
１のベース電極がローレベルからハイレベルにされると
き、バイポーラトランジスタＱ３を介してバイポーラト
ランジスタＱ２のベース電極の電位Ｖｂｂ’が低下さ
れ、バイポーラトランジスタＱ１のベース電極の電位の
比較対象が低下されることから、結果的に、バイポーラ
トランジスタＱ１のベース電極の電位がより低くても、
バイポーラトランジスタＱ１のコレクタ電極に電流が流
れることになる。つまり、バイポーラトランジスタＱ３
を介して正帰還がかかることにより、この論理回路の入
出力特性は、図３に示されるように、ヒステリシス特性
を有する。このヒステリシス特性により、論理回路の論
理しきい値は、バイポーラトランジスタＱ１のベース電
極がローレベルからハイレベルになるときには比較的高
くなり、それとは逆にハイレベルからローレベルになる
ときには比較的低くなる。そのような特性が得られるこ
とにより、例えばバイポーラトランジスタＱ１のベース
電極への入力信号により、出力ＯＵＴが一旦ハイレベル
にされた後は、バイポーラトランジスタＱ１のベース電
極への入力信号がノイズ等により瞬時的に低下された場
合でも、その低下が、ヒステリシス特性により低下され
る論理しきい値より下がらない限り、出力ＯＵＴのハイ
レベルは変動されない。また、バイポーラトランジスタ
Ｑ１のベース電極への入力信号により、出力ＯＵＴが一
旦ローレベルにされた後は、バイポーラトランジスタＱ
１のベース電極への入力信号がノイズ等により瞬時的に
上昇された場合でも、その低下が、ヒステリシス特性に
より低下される論理しきい値より上がらない限り、出力
ＯＵＴのハイレベルは変動されない。

【００２６】このように、バイポーラトランジスタＱ３
を介して正帰還がかけられることにより、ヒステリシス
特性が得られ、それによって、入力信号がローレベルか
らハイレベルに移行される場合と、逆にハイレベルから
ローレベルに移行される場合とで、論理しきい値が異な
ることことから、入力信号に含まれるノイズに対するマ
ージンが向上される。

【００２７】図５には、上記ＳＲＡＭが搭載されるデー
タ処理装置が示される。

【００２８】このデータ処理装置は、システムバスＢＵ
Ｓを介して、ＣＰＵ（中央処理装置）３１、ＳＲＡＭ３
３、ＲＯＭ（リード・オンリ・メモリ）３４、周辺装置
制御部３５、表示系３６などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記ＣＰＵ３１は、本システムの論理的中核と
され、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記ＳＤＲＡＭ３２や、ＳＲ
ＡＭ３３、及びＲＯＭ３４は内部記憶装置として位置付
けられている。そして、ＳＤＲＡＭ３２やＳＲＡＭ３３
には、ＣＰＵ３１での計算や制御に必要なプログラムや
データが格納される。周辺装置制御部３５によって、外
部憶装置３８の動作制御や、キーボード３９などからの
情報入力制御が行われる。また、上記表示系３６によっ
て、ＣＲＴディスプレイ４０への情報表示制御が行われ
る。

【００２９】上記した例によれば、以下の作用効果を得
ることができる。

【００３０】（１）バイポーラトランジスタＱ３を介し
て正帰還がかかることにより、ヒステリシス特性が得ら
れ、このヒステリシス特性により、バイポーラトランジ
スタＱ１のベース電極から見た論理しきい値は、バイポ
ーラトランジスタＱ１のベース電極がローレベルからハ
イレベルになるときには比較的高くなり、それとは逆に
ハイレベルからローレベルになるときには比較的低くな
るので、入力信号ＩＮにノイズが含まれている場合で
も、それが出力信号ＯＵＴ，ＯＵＴ＊に現れ難くなる。
このため、図１に示されるような論理回路を、アドレス
バッファ１−０〜１−ｎのそれぞれの入力初段に適用す
ることにより、当該アドレスバッファ１−０〜１−ｎの
ノイズマージンが向上される。

【００３１】（２）上記（１）の作用効果を有するアド
レスバッファ１−０〜１−ｎを含んでＳＲＡＭを形成す
ることにより、ノイズによって入力アドレスの論理が不
所望に反転されるような事態を阻止することができるの
で、データ処理装置において、適切なメモリアクセスが
可能とされる。

【００３２】次に、他の例について説明する。

【００３３】図３には上記アドレスバッファにおける入
力初段回路の他の構成例が示される。

【００３４】図３に示される回路構成が、図１に示され
るのと大きく相違するのは、バイポーラトランジスタＱ
１のコレクタ電極と、バイポーラトランジスタＱ２のコ
レクタ電極との間に、キャパシタＣ１が設けられている
点である。上記バイポーラトランジスタＱ３を介して正
帰還がかけられて寄生発振により回路が不安定動作にな
る場合には、それを緩和するために、上記キャパシタＣ
１を設けると良い。つまり、バイポーラトランジスタＱ
１のコレクタ電極と、バイポーラトランジスタＱ２のコ
レクタ電極との間に、キャパシタＣ１が設けられること
により、高周波ゲインが低減されることで位相補償が行
われるため、上記寄生発振を阻止することができる。

【００３５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３６】例えば、バイポーラトランジスタＱ４、及
びバイポーラトランジスタＱ５によってそれぞれ定電流
回路を形成するようにしたが、このバイポーラトランジ
スタＱ４、及びバイポーラトランジスタＱ５を省略して
も良い。つまり、抵抗Ｒ５を介してバイポーラトランジ
スタＱ１、バイポーラトランジスタＱ２のエミッタ電極
を低電位側電源Ｖｅｅに結合し、抵抗Ｒ６を介してバイ
ポーラトランジスタＱ２のベース電極を低電位側電源Ｖ
ｅｅに結合しても良い。

【００３７】また、バイポーラトランジスタＱ１に別の
ｎｐｎ型バイポーラトランジスタを並列接続し、そのｎ
ｐｎ型バイポーラトランジスタのベース電極から、別の
入力ポートを引出すことにより、多入力オア（ＯＲ）回
路とすることができる。そのようにしても、上記したよ
うに正帰還ループを形成してヒステリシス特性を得るこ
とにより、ノイズマージンの向上を図ることができる。

【００３８】さらに上記例では、能動素子としてバイポ
ーラトランジスタを使用したが、ＭＯＳトランジスタを
適用することもできる。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍにおけるアドレスバッファに適用した場合について説
明したが、本発明はそれに限定されるものではなく、各
種半導体集積回路におけるバッファ若しくは内部回路へ
広く適用することができる。

【００４０】本発明は、少なくとも第１トランジスタと
第２トランジスタとが差動結合されることを条件に適用
することができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、第３トランジスタを介して、第
１トランジスタの負荷側から第２トランジスタに正帰還
がかけられることで、ヒステリシス特性が得られ、論理
回路の論理しきい値は、入力信号がローレベルからハイ
レベルになるときには比較的高くなり、それとは逆にハ
イレベルからローレベルになるときには比較的低くな
る。外部端子を介して入力されるアドレス信号やデータ
に不所望なノイズが含まれている場合でも、上記ヒステ
リシス特性により、そのような不所望なノイズが出力側
に伝達され難くなるので、ノイズマージンの向上を図る
ことができる。

【図面の簡単な説明】

【図１】本発明にかかる論理回路の構成例回路図であ
る。

【図２】上記論理回路の入出力特性図である。

【図３】本発明にかかる論理回路の他の構成例回路図で
ある。

【図４】上記論理回路を含むアドレスバッファを備えた
ＳＲＡＭの構成例ブロック図である。

【図５】上記ＳＲＡＭが搭載されたデータ処理装置の全
体的な構成例ブロック図である。

【符号の説明】

１−０〜１−ｎ アドレスバッファ ２ カラムドライバ ３ ＷＥドライバ ４ ロウデコーダ ５ ロウドライバ ６ メモリセルアレイ ８ カラムデコーダ ９ カラム選択回路 １０ 書込みアンプ １１ 読出しアンプ １２ 書き込みパルス生成回路 ３３ ＳＲＡＭ Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７ バイポー
ラトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗 Ｃ１ キャパシタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号が与えられる第１トランジスタ
   と、 上記第１トランジスタに差動結合された第２トランジス
   タと、 を有し、上記第１トランジスタ及び上記第２トランジス
   タの差動出力に基づいて論理出力を得る論理回路におい
   て、 上記第１トランジスタの負荷側から上記第２トランジス
   タに正帰還をかけるための第３トランジスタを設けたこ
   とを特徴とする論理回路。
2. 【請求項２】 上記第１トランジスタのコレクタ電極に
   結合された第１抵抗と、 一端が上記第１抵抗に直列接続され、他端が高電位側電
   源に結合された第２抵抗と、 上記第３トランジスタのエミッタ電極と上記第２トラン
   ジスタのベース電極とに結合された第３抵抗と、 を有し、上記第３トランジスタのベース電極が上記第１
   抵抗と上記第２抵抗との直列接続箇所に結合され、上記
   第３トランジスタのコレクタ電極が高電位側電源に結合
   された請求項１記載の論理回路。
3. 【請求項３】 上記第１トランジスタのコレクタ電極
   と、上記第２トランジスタのコレクタ電極とを橋絡する
   ように設けられた発振防止用キャパシタを含む請求項１
   又は２記載の論理回路。
4. 【請求項４】 外部端子を介して信号を取込むためのバ
   ッファと、上記バッファを介して外部から取込まれた信
   号を処理するための内部回路とを含んで一つの半導体基
   板に形成された半導体集積回路において、 上記バッファの入力初段回路として、請求項１乃至３の
   いずれか１項記載の論理回路を適用して成る半導体集積
   回路。