JPH04259994A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH04259994A
JPH04259994A JP91247883A JP24788391A JPH04259994A JP H04259994 A JPH04259994 A JP H04259994A JP 91247883 A JP91247883 A JP 91247883A JP 24788391 A JP24788391 A JP 24788391A JP H04259994 A JPH04259994 A JP H04259994A
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circuit
fet
restoration
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transistor
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JP91247883A
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Vilnis Klimanis
ヴィルニス・クリマニス
Frank A Montegari
フランク・アルフレッド・モンテガリ
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International Business Machines Corp
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一対の相補ビットライン
によってアクセスされるＦＥＴメモリセルを有するメモ
リの動作に関し、特に、一組の論理信号に応答してビッ
トライン電圧の書込み、読出しおよび復元の機能を提供
するために相補ビットラインに接続されたバイポーラト
ランジスタと電界効果トランジスタの双方を組み入れた
回路に関する。
【０００２】
【従来の技術】例えばランダムアクセスメモリのような
デジタルコンピュータあるいはデータ処理設備用のメモ
リは、ワードラインおよびビットラインの信号でアドレ
ス指定される典型的に行と列状に配置されているメモリ
セルのアレイから構成されている。セルの列のビットラ
インは、それによって列中のセルが共通のポートを介し
て読取りあるいは書込みのためにアクセスされる共通ポ
ートとして作用する。例えば、セルのメモリ要素は双安
定フリップフロップ回路から構成してもよく、フリップ
フロップの状態は、記憶されたデータを読み取るために
検出され、新しいデータを書き込むために変更でき、こ
れら検出と変更とは電圧を検出し、共通ポートの端子に
電流を供給することによりそれぞれ達成しうる。
【０００３】メモリセルの群から形成されたメモリの場
合、個々のセルは、セルの読取りあるいは書込みのため
にアドレス指定される。共通のポートを多くのセルが共
用するため、メモリの内部配線が、列のセルと共通ポー
トとの間で信号を通信させる。アドレス指定されたセル
とポートとの間での信号の通信の間伝播遅れがある。遅
延量は、メモリの物理的サイズを減少させることにより
、また共通ポートの各端子における電圧を等しい値に、
かつ論理１の信号と論理０の信号との間の電圧レベルに
復元することにより低減させることができる。このため
、メモリセルから新しいデータを読み取る際にポートの
論理の状態を変える上での遷移応答を低減させ、それに
より伝播遅れを低減させる。
【０００４】メモリの物理的サイズを減少させるために
は、電界効果トランジスタ（ＦＥＴ）の物理的構造は、
バイポーラトランジスタの物理的サイズ以上に占めるス
ペースが小さいので、ＦＥＴを採用することが好ましい
。しかしながら、バイポーラトランジスタは動的応答が
より速い。従って、双方の形態のトランジスタの利点を
利用するためには、バイポーラトランジスタとＦＥＴの
双方を用いて、メモリを制御するための半導体回路を構
成することが有利である。さらに、冷却要件を低減させ
、かつメモリセルをより高密度にパッケージできるよう
にするためにメモリセル内での平均電力散逸を低減させ
るためにＦＥＴのコンプリメンタリ回路、いわゆるＣＭ
ＯＳ（相補型金属酸化膜半導体）ＦＥＴを採用しうる。 コンプリメンタリＦＥＴ回路は、ＦＥＴの遷移状態中の
み著しい電力の流れを有し、ＦＥＴ回路の動作時間の残
りの間事実上電力は何ら消費されない。
【０００５】ＭＯＳという用語は従来の通例であった金
属酸化物を採用したＦＥＴの特定構造をいうこと、かつ
今日その他の形態の構造も採用されており、この方が好
ましいこともありうることに注目すべきである。従って
、本明細書では本発明の対象のトランジスタを記述する
ためにＦＥＴ（即ち電界効果トランジスタ）およびバイ
ポーラトランジスタという用語のみを使用し、双方の種
類のトランジスタを採用した回路をバイＦＥＴ回路即ち
ＢｉＦＥＴ回路という。
【０００６】
【発明が解決しようとする課題】ＦＥＴおよびバイポー
ラトランジスタの双方を回路に使用する場合、トランジ
スタの電流状態の遷移中並びに電流状態の遷移と遷移の
間でのトランジスタの動作中の双方においてバイポーラ
トランジスタに電流が流れうるので、低電力散逸という
利点がある程度喪失されるという問題が発生する。この
ように、バイポーラトランジスタは連続して電力を散逸
させる。その結果、現在利用しうる回路においては、バ
イポーラトランジスタによって提供される動的応答の向
上と電力散逸の増大という欠点との間の妥協がなされな
ければならない。
【０００７】
【発明の概要】前述の問題は、少なくとも１つのメモリ
セルを有し、典型的には共通ポートの一対の端子によっ
てセルへのアクセスが提供される多くのメモリセルを有
しているメモリの動作にバイポーラトランジスタと電界
効果トランジスタの双方を採用した半導体メモリ回路に
よって克服され、かつ他の利点が提供される。対の端子
は相補ロジック信号を搬送する。本発明の特徴によれば
、メモリ回路は、共通ポートの対の端子を介して選定し
たメモリセルに接続した一対の書込み回路を含む。各書
込み回路には、ビットラインを介してメモリセルの端子
に接続されたコレクタ端子を有するバイポーラトランジ
スタが設けられている。さらに、ロジック電流状態の遷
移間の時間間隔中にバイポーラトランジスタを通して流
れる電流を基本的に零にするという利点を提供するため
に、各書込み回路には、バイポーラトランジスタのベー
ス端子に接続されている２つのＦＥＴからなるＦＥＴベ
ース−ドライブ回路が設けられている。各ベースドライ
ブ回路において、２つのＦＥＴの中の第１のＦＥＴは、
そのドレイン端子を介して付勢信号ラインに接続され、
メモリセルを書込むためにバイポーラトランジスタを導
通状態に置くためにバイポーラトランジスタにベース電
流を供給する。第１のＦＥＴのゲート端子は、メモリセ
ルを書込むためにビットラインを付勢させるべくデータ
入力信号を受け取る入力指令端子として作用する。 付勢信号ラインと、ベースドライブ回路へのデータ入力
信号を同時に付勢することにより、メモリを書込むため
のビットラインを付勢させる。ベースドライブ回路が２
つのＦＥＴの第２の方は、ベース端子およびエミッタ端
子を効果的に短絡してバイポーラトランジスタにおける
電流の導通を終了させるためにバイポーラトランジスタ
のベース端子とエミッタ端子との間に接続されている。 第１のＦＥＴの動作は、メモリセルを書き込みたいとき
第２のＦＥＴの動作を圧倒（ｏｖｅｒｐｏｗｅｒ）する
。
【０００８】本発明の別の特徴による半導体メモリ回路
はさらに、共通ポートのビットライン間に接続されたＰ
型のＦＥＴと電力供給ラインと各ビットラインとの間に
接続された一対のバイポーラトランジスタとを含む復元
回路を備える。バイポーラトランジスタと復元回路のＰ
型ＦＥＴとは、電流をビットラインに供給し、ビットラ
インの電圧を均等化する付勢信号の反転と同時に付勢さ
れる。
【０００９】共通ポートの端子においてメモリセルによ
って出力されるロジック信号を読み取る検出回路が、３
つのバイポーラトランジスタを採用したカスコード回路
の形態で提供される。この検出回路において、バイポー
ラトランジスタの一方は、カスコード回路の電流源とし
て作用し、付勢信号と同時に付勢される。検出回路の残
りの２つのバイポーラトランジスタは、カスコード回路
の枝路を形成し、それらのベース端子を介して各ビット
ラインに接続され一対の信号を出力する。この２つの信
号の間の差電圧は、選定されたメモリセルから読み出さ
れているデータの状態である論理１または論理０を示し
ている。
【００１０】本発明の前述の局面並びにその他の特徴は
添付図面と関連した以下の説明において説明されている
。
【００１１】
【実施例】図１は、行１６および列１８に配列されたメ
モリセル１４のアレイ１２を有するメモリシステム１０
を示す。メモリシステム１０内には本発明を具体化した
一組の列アクセス回路２０とメモリコントローラ２２と
が含まれ、各列１８に１つのアクセス回路２０がある。 メモリコントローラ２２は、一組のワードライン２４の
一方に行アドレスを、一組の行アクセスライン２６の一
方に列アドレスを出力して、読み取るべきあるいは書き
込むべきメモリセル１４の特定のセルをアドレス指定す
る。各列アクセスライン２６は、列アクセス回路２０の
別の方を付勢する。列アクセス回路２０の各々に対して
一対のビットライン２８が設けられ、対のビットライン
２８は列アクセス回路２０を各列１８のメモリセル１４
に接続する。参照をしやすくするために、列１８のメモ
リセル１４の左側にある左側ビットライン２８Ｌを列１
８のメモリセル１４の右側にある右側ビットライン２８
Ｒから区別するためにビットライン２８をさらに識別す
ることが都合がよい。いずれかの列１８からのセル１４
から読み出されたデータは、対応する列アクセス回路２
０からの出力データライン３０に沿って出力される。ワ
ードライン２４は端子３２を介してメモリセル１４と接
続され、左側ビットライン２８Ｌは端子３４を介してセ
ル１４に、列１８の右側ビットライン２８Ｒは端子３６
を介してセル１４に接続されている。また、コントロー
ラ２２は一対の入力データラインを介して入力データ信
号をカラムアクセス回路２０の各々に付与して後述する
ように左側ビットライン２８Ｌあるいは右側ビットライ
ン２８Ｒを付勢する。
【００１２】図２は、各々同じ構造を有している図１の
メモリセル１４の１つの構造の詳細を示している。図２
には端子３２を介するワードラインのセル１４、端子３
４を介するビットライン２８Ｌ、および端子３６を介す
るビットライン２８Ｒへの接続を示す。本発明の原理は
種々の要領で構成されたメモリセルに適用可能であり、
図２の説明は本発明の好適実施例に関して例示として提
供したメモリセルの特定構造に適用される。セル１４は
、２つのＰ型ＦＥＴ３８、４０と、４つのＮ型ＦＥＴ４
２、４４、４６、４８を含む。セル１４のＦＥＴ３８−
４８の相互持続並びに動作は周知であって、従って、こ
こでは簡単に触れる。ＦＥＴ４６、４８はそれらのゲー
トおよびドレイン端子が相互に接続されて双安定フリッ
プフロップ５０を形成している。ＦＥＴ３８と４０とは
ＦＥＴ４６と４８とに接続されフリップフロップ５０の
２つの交互の状態を安定化する。ＦＥＴ３８のソースお
よびゲート端子は、それぞれＦＥＴ４６のゲートおよび
ドレイン端子と、およびＦＥＴ４８のドレインおよびゲ
ート端子と接続されている。同様に、ＦＥＴ４０のソー
スおよびゲート端子は、それぞれＦＥＴ４８のゲートお
よびドレイン端子と、およびＦＥＴ４６のドレインおよ
びゲート端子と接続されている。ＦＥＴ４２、４４は、
ビットライン２８Ｌおよび２８Ｒの間の信号をそれぞれ
セル１４に結合するための伝達あるいはパス装置として
作用する。
【００１３】ＦＥＴ４２および４４のゲート端子は、セ
ル１４の端子３２を介してワードライン２４に接続され
ている。ＦＥＴ４２のソースおよびドレイン端子を介し
て、左側のビットライン２８ＬがＦＥＴ３８のゲート端
子に接続されている。ＦＥＴ４４のソースおよびドレイ
ン端子を介して、右側のライン２８ＲがＦＥＴ４０のゲ
ート端子に接続されている。４つのＦＥＴ３８、４０、
４６、４８の構成は、２つの電圧源の間で接続され、２
つの電圧源のうちの高い方（より正の方）を＋Ｖで示し
、低い方（より負の方）を−Ｖで示している。ワードラ
イン２４の比較的高い電圧は、各ＦＥＴ４２、４４を導
通状態に置き、セル１４の中味を読み取るためと、ＦＥ
Ｔ４８またはＦＥＴ４６のゲートにセル１４の書込み中
フリップフロップ５０を所望の状態に設定させるに十分
な電圧を付与するために、ＦＥＴ４６、４８のドレイン
端子の電圧の検出を可能にする。
【００１４】図３は、図１を参照して前述したビットラ
イン２８Ｌ、２８Ｒ、列アクセスライン２６およびデー
タライン３０に対する回路２０の接続を含む、列アクセ
ス回路２０の構造を詳細に示す。本発明の特徴によれば
、アクセス回路２０は、それぞれライン５８、２８Ｌお
よび２８Ｒ上で電流を駆動する３つのＢｉＦＥＴ（バイ
ポーラＦＥＴ）ドライバ５２、５４、５６を含む。ドラ
イバ５２、５４、５６の各々は同じ構造を有し、ＮＰＮ
バイポーラトランジスタ６０と、２つのＮ型ＦＥＴ６２
、６４とを含んでいる。ドライバ５２、５４、５６の要
素を含むアクセス回路２０の電気要素は、端子６６、６
８を有し、端子６６が正の電圧＋Ｖ１を提供し、端子６
８が負の電圧−Ｖ２を提供する電源から給電される。 ドライバ５４は、選定したセル１４を書込むためにその
メモリセル１４からビットライン２８Ｌを介して電流を
引き込むために（図１にも示す）入力データイン７０上
の比較的高い論理１の信号によって付勢される。ドライ
バ５６は、選定したセル１４を書込むためにそのメモリ
セル１４からビットライン２８Ｒを介して電流を引き込
むために（図１にも示す）入力データライン７２上の比
較的高い論理１の信号によって付勢される。
【００１５】アクセス回路２０は、さらにＮ型ＦＥＴ７
４、Ｐ型ＦＥＴ７６および２つのＮＰＮバイポーラトラ
ンジスタ７８、８０を含み、それらはメモリセル１４に
記憶されたデータを読取る前にビットライン２８Ｌおよ
び２８Ｒ上の電圧を均等化する復元回路８２を構成する
。ドライバ５２は、列アクセスライン２６で比較的高い
論理１の信号に応答してライン５８から電流を引き込み
、かつノード８４の電圧を下げ、復元動作の後トランジ
スタ７８、８０を非付勢にする。ライン２６の論理１の
信号も復元動作の完了時ＦＥＴ７６を非付勢にする。 ＦＥＴ７４において、ゲート端子８６は、ドレイン端子
８８に接続され、ソース端子９０とドレイン端子８８と
の間の約０．３ボルトの初期電流に対するスレッショル
ド電圧を設定する。ＦＥＴ７４への電流の導通の間、ド
レイン端子とソース端子との間の電圧低下と電流の大き
さとの間に概ね直線の関係がある。このように、ＦＥＴ
７４は、オフセット抵抗電圧低下を提供するように機能
し、オフセットはスレッショルド電圧である。このよう
にＦＥＴ７４を用いることにより本発明の特徴に従って
トランジスタ７８、８０に印加されるベース電圧に対す
る動作点を設定しやすくする。
【００１６】３つのドライバ５２、５４および５６は、
ＦＥＴ９２を介してアクセスライン２６の論理１の信号
によって同時に付勢される。このライン２６はＦＥＴ９
２のゲート端子と接続している。ＦＥＴ９２のドレイン
端子はライン５８に接続され、ＦＥＴ９２のソース端子
はドライバ付勢ライン９４を介してドライバ５２、５４
、５６の各々に接続されている。ビットライン２８に接
続され、かつ選定されたメモリセル１４におけるデータ
の検出と読取りは、カスコード回路９６によって行われ
る。カスコード回路９６は、３つのＮＰＮバイポーラト
ランジスタ９８、１００および１０２を含み、トランジ
スタ９８および１００のそれぞれエミッタ端子１０４、
１０６は一緒に接続され、かつトランジスタ１０２のコ
レクタ端子１０８に接続されている。トランジスタ９８
のベース端子１１０は右側のビットライン２８Ｒに接続
され、トランジスタ１００のベース端子１１２は左側の
ビットライン２８Ｌに接続されている。トランジスタ９
８、１００のコレクタ端子は、それぞれ端子１１４、１
１６に接続され、選定されたメモリセル１４に記憶され
た論理１あるいは論理０を表す差電圧を提供する。代替
的に、希望に応じて、端子１１４、１１６における信号
は、差動増幅器１１８の正と負の入力端子に供給でき、
該増幅器１１８は、ビットライン２８Ｌの電圧より高い
ビットライン２８Ｒの電圧の読取りに応答して出力デー
タライン３０に相対的に高い電圧、即ち論理１を出力す
る。それに対応する要領で、増幅器１１８は、ビットラ
イン２８Ｒの電圧に対して正であるビットライン２８Ｌ
の電圧の読取りに応答して相対的に低い電圧、即ち論理
０を出力する。トランジスタ１０２と６０のベース端子
は、ドライバ５２のＦＥＴ６２を介して列アクセスライ
ン２６上の列アドレス信号によって同時に付勢するよう
に相互に接続されている。
【００１７】ドライバ５２、５４および５６の各々にお
いて、ＦＥＴ６２は、そのソース端子１２２に対してそ
のゲート端子１２０に正の電圧を印加するとトランジス
タ６０にベース電流を提供する。ＦＥＴ６２のソース端
子とＦＥＴ６４のドレイン端子との接合部はトランジス
タ６０のベース端子と接続されている。ＦＥＴ６４のソ
ース端子はトランジスタ６０のエミッタ端子と接続され
、ＦＥＴ６４のゲート端子はトランジスタ６０のコレク
タ端子と接続されている。そのため、ＦＥＴ６２の非付
勢の間トランジスタ６０のコレクタ端子からＦＥＴ６４
のゲート端子に供給された電圧によってＦＥＴ６４を付
勢し、トランジスタ６０のベースとエミッタ端子間の電
圧を、トランジスタ６０の導通状態を停止させるに十分
小さい値まで低減させる。ＦＥＴ６２を付勢することに
よって、ＦＥＴ６４の動作を圧倒し、トランジスタ６０
を導通状態とする。ドライバ５２、５４および５６にお
けるＦＥＴ６２を付勢する論理１の信号は、それぞれラ
イン２６、７０および７２に提供される。
【００１８】動作時、読取りおよび書込みは、列アクセ
スライン２６および２つのデータ入力ライン７０、７２
へ適当な電圧レベルを付与することによって達成される
。ライン２６の高電圧は、ＦＥＴ６２を介してトランジ
スタ６０のベース電圧を上げ、かつトランジスタ６０の
エミッタ端子に接続されている端子６８における電圧レ
ベルに対してＦＥＴ９２を介してトランジスタ６０のコ
レクタ電圧を上げることによって、ドライバ５２に作用
することが注目される。また、ドライバ５２のトランジ
スタ６０とトランジスタ１０２とのベース端子を相互に
接続することにより、アクセスライン２６の高電圧もト
ランジスタ１０２を付勢し、２つのトランジスタ９８、
１００のうちのいずれかより高いベース電圧を有してい
るかによってトランジスタ９８、１００のいずれかを通
して電流を引き込むためのカスコード回路９６における
電流源として作用する。
【００１９】ドライバ５４において、トランジスタ６０
を導通状態に置くためにアクセスライン２６とデータ入
力ライン７０の双方において高電圧が必要とされる。ラ
イン２６の高電圧が、トランジスタ９２を付勢し、ＦＥ
Ｔ７４を介して給電端子６６から電流を引き込み、ＦＥ
Ｔ６２のドレイン端子における電圧レベルを上昇させ、
一方そのゲート端子の電圧はライン７０の信号によって
上昇する。ライン２６またはライン７０の電圧のいずれ
かが低であれば、ドライバ５４のトランジスタ６０は非
導通状態にある。同様の説明が、トランジスタ６０の付
勢に対するドライバ５６の動作にも適用され、アクセス
ライン２６とデータ入力ライン７２の双方に高電圧が存
在しているとトランジスタ６０は導通状態に置かれる。 しかしながら、ライン２６と７２のいずれかに低電圧が
存在している場合には、ドライバ５６のトランジスタ６
０は非導通状態に置かれる。ビットライン２８Ｒを介し
てセル１４への論理０の書込みに関連したビットライン
２８Ｌを介するメモリセル１４への論理１の信号の書込
み過程は、アクセスライン２６の電圧とデータ入力ライ
ン７０の電圧とを上げ、一方データ入力ライン７２の電
圧を下げることによって達成される。アクセスライン２
６の高レベル信号によりデータ入力ライン７０、７２の
信号の論理状態を反転することにより、ビットライン２
８Ｒにおいて論理１で、ビットライン２８Ｌにおいて論
理０でセル１４に書込みを行う。
【００２０】メモリセル１４におけるデータの読取りは
、アクセスライン２６に高電圧を付与し、一方データ入
力ライン７０、７２の双方に低電圧を付与することによ
り達成される。ドライバ５４、５６の双方におけるトラ
ンジスタ６０は、非導通状態にあり、その結果メモリセ
ル１４に記憶されたデータの状態を検出する場合のよう
にメモリセル１４を通るいずれかの電流が、ビットライ
ン２８を介してカスコード回路９６のトランジスタ９８
、あるいは１００の一方のベース端子へ、かつ電流源１
０２を介して電源端子６８まで流れる。前述のように、
カスコード回路９６のトランジスタ１０６の電流源は、
アクセスライン２６に高電圧が存在する場合付勢される
。そのため、アクセスライン２６に高電圧が存在する場
合に、データ入力ライン７０、７２のいずれかに高電圧
を印加することにより、書込みモード動作を導入し、一
方データ入力ライン７０、７２の双方に低電圧を印加す
ることにより読取りモードの動作を導入する。
【００２１】書込みあるいは読取りモード動作のいずれ
かの間、Ｐ型ＦＥＴ７６のゲート端子の電圧は高く、Ｆ
ＥＴ７６を非導通状態に置く。そのため、ビットライン
２８Ｌと２８Ｒとは、自在に異なる電圧レベルをとり、
書込みあるいは読取りモードの動作のいずれかを許容す
る。アクセスライン２６に低電圧が存在する場合、読取
りおよび書込みは禁止されるが、復元モードの動作は付
勢される。ドライバ５２のトランジスタ６０は非導通状
態にあり、ＦＥＴ９２も非導通状態にあって、その結果
基本的にはライン５８に何ら電流は流れず、ノード８４
における電圧はＦＥＴ７４においてスレッショルドレベ
ルまで上昇する。従って、復元モード動作においては、
トランジスタ７８と８０とは、それらのそれぞれのエミ
ッタ端子に対してそれらのそれぞれのベース端子におけ
る正の電圧により導通状態に置かれる。復元モードの開
始時トランジスタ７８、８０は、エミッタフォロワとし
て作用し、ビットライン２８Ｌ、２８Ｒへ電流を駆動し
、これらのラインのキャパシタンスおよび列８（図１）
における多数のメモリセル１４（典型的には数百個のメ
モリセル）への入力端子のキャパシタンスを充電する。 ラインキャパシタンスを充電すると、ビットライン２８
Ｌおよび２８Ｒの電圧は、トランジスタ７８、８０の導
通を停止すべく該トランジスタの各々のベース−エミッ
タ電圧降下を減少させるに十分上昇する。トランジスタ
７８、８０の各々のベース端子とエミッタ端子との間の
スレッショルド電圧降下の典型的な値は、導通開始に対
して約０．８ボルトである。トランジスタ７８、８０に
よるビットライン２８の各々のラインキャパシタンスの
充電およびＦＥＴ７６によるビットライン２８Ｌと２８
Ｒの電圧の均等化とによって復元過程を完了させ、カス
コード回路９６を介してセル１４の選定分からデータを
追って読み出すためにメモリセル１４の列の、ビットラ
イン２８Ｌおよび２８Ｒによって表される共通ポートを
使用状態とする。本発明の動作の特徴は、給電端子６６
に対してトランジスタ７８、８０のベース電圧を設定す
ることであり、端子６６はＦＥＴ７４のスレッショルド
電圧によりトランジスタ７８、８０のコレクタ端子に結
合されている。復元過程の後者の段階の間、トランジス
タ７８、８０における電流が停止すると、その結果ビッ
トライン２８Ｌ、２８Ｒの各々における電圧は、ＦＥＴ
７４のスレッショルド電圧によって左右される。電圧の
前述の値を用いることにより、ビットライン電圧はトラ
ンジスタ７８、８０の各々のベース電圧に対して負の０
．８ボルトであり、ベース電圧は給電端子６６に対して
０．３ボルトだけ負であり、後者はＦＥＴ７４のスレッ
ショルド電圧である。このため、ビットライン電圧は２
つの電圧の和即ち１．１ボルトに置かれ、トランジスタ
７４、７８、８０の最小電流の場合に対して給電端子６
６の電圧に対して負に置かれる。ＦＥＴ７４に実際に動
作電流を流して測定したビットライン電圧は、給電端子
６６に対して約１．５ボルト負である。ビットライン電
圧は、ドライバ５４または５６のトランジスタの付勢時
、約２．０ボルトさらに降下する。
【００２２】本発明の好適実施例の構成における例示と
して、給電端子６６における電圧は＋１．４ボルトで、
給電端子６８における電圧は−２．２ボルトである。周
知のように、例えばＦＥＴ７４のようなＦＥＴのスレッ
ショルド電圧は、製造過程中に、ＦＥＴの種々接合部で
のドーピングされた領域の寸法を適当に選択することに
より選択できる。また、ＦＥＴの物理的構造は半導体チ
ップの回路要素の製作における抵抗のそれより小さいの
で、ＦＥＴ７４を使用することにより回路要素の物理的
サイズを減少させ、また回路の複雑さを低減させること
により要素の数が減る。またドライバ５２、５４および
５６に関して、各ドライバを同一の回路形態に構成する
ことにより、ドライバ５４、５６のトランジスタ６０並
びにトランジスタ１０２も、ドライバ５２のトランジス
タ６０の電流ミラーと考えられ、これらのトランジスタ
の各々はそれぞれの付勢状態の間同じ電流を提供する。 ライン２６、７０および７２のいずれかに対する低電圧
の適当な値は−２．０ボルトである。
【００２３】ドライバ５４、５６のトランジスタ６０の
導通状態の間、これらのトランジスタの各々は、対応す
るビットライン２８Ｌと２８Ｒとを−２．０Ｖの電圧ま
で低下させ、この電圧はトランジスタ７８、８０のクラ
ンプ作用により制限される。これらのトランジスタは、
ノード８４における電圧に対してそれらのそれぞれのエ
ミッタ電圧を下げると自動的に導通モードをとる。
【００２４】本発明の前述の実施例は例示のみであり、
かつ当該技術分野の専門家にはその修正が想起されうる
ことを理解すべきである。従って、本発明は本明細書で
説明の実施例に限定されるのでなく特許請求の範囲によ
ってのみ限定されるべきである。
【図面の簡単な説明】
【図１】メモリセルのアレイを含み、かつ選定したセル
をアドレス指定するための本発明による回路を組み入れ
たメモリシステムの線図。
【図２】図１に示すシステムのメモリセルを示す概略図
。
【図３】図１に示すシステムのメモリセルを読み取り、
書き込み、かつ復元する本発明による回路の概略線図。
【符号の説明】
１０：メモリシステム、１２：アレイ、１４：メモリセ
ル、１６：行、１８：列、２０：列アクセス回路、２２
：メモリコントローラ、２４：ワードライン、２６：列
アクセスライン、２８：ビットライン、３０：出力デー
タライン、３８，４０，７６：Ｐ型ＦＥＴ、４２，４４
，４６，４８，６２，６４，７４：Ｎ型ＦＥＴ、５０：
フリップフロップ、５２，５４，５６：バイポーラＦＥ
Ｔ、６０，７８，８０，９８，１００，１０２：ＮＰＮ
バイポーラトランジスタ、７８，８０：トランジスタ、
８２：復元回路、９２：ＦＥＴ、９６：カスコード回路
、１１８：差動増幅器。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　セルをアクセスするための一対の相補
    セル端子を有するメモリセルと、前記セル端子の各々に
    接続された一対の書込み回路であって、各書込み回路が
    、端子を通して電流を駆動するためにセル端子に接続さ
    れたバイポーラトランジスタを含み、各書込み回路はさ
    らに、前記トランジスタのベース端子に接続された２つ
    の電界効果トランジスタを含み、前記電界効果トランジ
    スタの第１のものは前記バイポーラトランジスタを導通
    状態に置くように作用し、前記電界効果トランジスタの
    第２のものは前記バイポーラトランジスタを非導通状態
    に置くように作用する一対の書込み回路と、前記ベース
    ドライブ回路の各々における前記第１の電界効果トラン
    ジスタへ付勢信号を付与する第１の制御端子であって、
    前記書込み回路の第１のものにおける前記第１の電界効
    果トランジスタのゲート端子が第１の書込み端子として
    作用し、前記書込み回路の第２のものにおける前記第１
    の電界効果トランジスタのゲート端子が第２の書込み端
    子として作用する第１の制御端子とを備え、前記第１お
    よび第２の書込み端子への相補論理信号の付与と同時に
    前記制御端子に前記付勢信号を付与することによりデー
    タを前記メモリセルに書き込む半導体メモリ回路。
  2. 【請求項２】　　電源と、前記セルの端子の各々との間
    で接続された一対の復元バイポーラトランジスタを有す
    る復元回路をさらに含み、前記復元回路は、さらに前記
    電源から前記復元バイポーラトランジスタの各々に接続
    され、２つのセル端子間で電圧を復元している間前記復
    元バイポーラトランジスタをバイアスするバイアス電界
    効果トランジスタをさらに含み、前記復元回路の前記バ
    イポーラトランジスタの各々が、前記第１の制御端子に
    接続され、付勢信号の反転状態の間導通状態に置かれる
    請求項１に記載のメモリ回路。
  3. 【請求項３】　　前記復元回路がさらに、前記セル端子
    の間に結合されそれらの電圧を均等化する均等化手段を
    含み、前記均等化手段が付勢信号の反転状態によって付
    勢されるＰ型ＦＥＴである請求項２に記載のメモリ回路
    。
  4. 【請求項４】　　それらのベース端子を介して前記セル
    端子の各々に結合された一対のバイポーラトランジスタ
    を含むカスコード回路を有する検出回路をさらに含み、
    前記カスコード回路が、電流源バイポーラトランジスタ
    を含み、前記電流源バイポーラトランジスタがそのベー
    ス端子を介して前記第１の制御端子に接続され、付勢さ
    れ、付勢信号に応答してメモリセルのデータを検出する
    請求項１に記載のメモリ回路。
  5. 【請求項５】　　電源とセル端子の各々との間で接続さ
    れた一対の復元バイポーラトランジスタを有する復元回
    路をさらに含み、前記復元回路がさらに、前記電源から
    前記復元バイポーラトランジスタの各々に接続され、２
    つのセル端子の間で電圧を復元する間前記復元バイポー
    ラトランジスタをバイアスするバイアス電界効果トラン
    ジスタを含み、前記復元回路の前記バイポーラトランジ
    スタの各々が、前記第１の制御端子に接続され、付勢信
    号の反転状態の間導通状態に置かれる請求項４に記載の
    メモリ回路。
  6. 【請求項６】　　前記復元回路がさらに、前記セル端子
    の間で結合されそれらの電圧を均等化する均等化手段を
    含み、前記均等化手段が付勢信号の反転状態によって付
    勢されるＰ型ＦＥＴである請求項５に記載のメモリ回路
    。
  7. 【請求項７】　　前記バイアス電界効果トランジスタが
    、前記電源と前記復元バイポーラトランジスタのベース
    端子との間に接続されたＮ型ＦＥＴである請求項６に記
    載のメモリ回路。
  8. 【請求項８】　　前記復元回路がさらに、前記セル端子
    の間で結合されそれらの電圧を均等化する均等化手段を
    含み、前記均等化手段が付勢信号の反転状態によって付
    勢されるＦＥＴであり、前記書込み回路の前記ベースド
    ライブ回路の前記第２の電界効果トランジスタが、前記
    書込み回路の前記バイポーラトランジスタのベース−エ
    ミッタ接合部を横切って接続され、基本的に前記書込み
    回路の前記バイポーラトランジスタを短絡する請求項５
    に記載のメモリ回路。
  9. 【請求項９】　　前記書込み回路の前記ベースドライブ
    回路の前記第２の電界効果トランジスタのゲート端子が
    、前記書込み回路の前記バイポーラトランジスタのコレ
    クタ端子に接続されている請求項８に記載のメモリ回路
    。
JP91247883A 1991-01-11 1991-09-26 半導体メモリ回路 Pending JPH04259994A (ja)

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