JPS6216471B2 - - Google Patents
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- Publication number
- JPS6216471B2 JPS6216471B2 JP56006870A JP687081A JPS6216471B2 JP S6216471 B2 JPS6216471 B2 JP S6216471B2 JP 56006870 A JP56006870 A JP 56006870A JP 687081 A JP687081 A JP 687081A JP S6216471 B2 JPS6216471 B2 JP S6216471B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- logic
- decoder
- transistor
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はメモリ制御回路に関し、特にメモリの
読み出し動作と書き込み動作を時分割して制御す
るメモリ回路のアドレス線を駆動するデコーダ回
路に関するもので、その目的とするところは、書
き込み動作時に消費電流を減らすことにある。
読み出し動作と書き込み動作を時分割して制御す
るメモリ回路のアドレス線を駆動するデコーダ回
路に関するもので、その目的とするところは、書
き込み動作時に消費電流を減らすことにある。
従来、メモリ回路の読み出し時間（アクセス時
間）に高速性が要求される時は、アドレス線を駆
動するデコーダ回路は多消費電流型になるが、書
き込み時はデコーダ回路はアクセス時間ほど高速
性が要求されない事が多々ある。特に論理集積回
路においては、同一チツプ上でタイミングをとる
為に、高速性を要求されないことが非常に多い。
ところでメモリ回転においては、一般に読み出し
時と書き込み時のデコーダ回路を共用している。
このため書き込み時には余分に電力を消費するこ
とになる。
間）に高速性が要求される時は、アドレス線を駆
動するデコーダ回路は多消費電流型になるが、書
き込み時はデコーダ回路はアクセス時間ほど高速
性が要求されない事が多々ある。特に論理集積回
路においては、同一チツプ上でタイミングをとる
為に、高速性を要求されないことが非常に多い。
ところでメモリ回転においては、一般に読み出し
時と書き込み時のデコーダ回路を共用している。
このため書き込み時には余分に電力を消費するこ
とになる。
第１図は、Ｅ／Ｄ型MOSトランジスタで構成
されたデコーダ回路の従来例を示す回路接続図で
ある。１はデイプレシヨン型負荷であり、２〜４
はエンハンスメント型トランジスタの駆動トラン
ジスタである。第１図の回路では１の負荷トラン
ジスタの相互コンダクタンス（gm）で消費電流
がほぼ決定する。
されたデコーダ回路の従来例を示す回路接続図で
ある。１はデイプレシヨン型負荷であり、２〜４
はエンハンスメント型トランジスタの駆動トラン
ジスタである。第１図の回路では１の負荷トラン
ジスタの相互コンダクタンス（gm）で消費電流
がほぼ決定する。
本発明はこの点に着目してなされたもので、読
み出し時には高速性を維持し、書き込み時には消
費電流を抑えることのできるメモリ制御回路を提
供することを目的とする。
み出し時には高速性を維持し、書き込み時には消
費電流を抑えることのできるメモリ制御回路を提
供することを目的とする。
本発明によれば、メモリのアドレス線を駆動す
るデコーダ回路を含んでなるメモリ制御回路にお
いて、前記デコーダを構成するトランジスタ論理
ゲートの負荷トランジスタと直列に、読み出し時
と書き込み時とで異なる電圧レベルの信号をゲー
トに印加するようにしたデイプレシヨン型電界効
果トランジスタを接続して、書き込み時の消費電
流を少なくしたことを特徴とするメモリ制御回路
が得られる。
るデコーダ回路を含んでなるメモリ制御回路にお
いて、前記デコーダを構成するトランジスタ論理
ゲートの負荷トランジスタと直列に、読み出し時
と書き込み時とで異なる電圧レベルの信号をゲー
トに印加するようにしたデイプレシヨン型電界効
果トランジスタを接続して、書き込み時の消費電
流を少なくしたことを特徴とするメモリ制御回路
が得られる。
次に図面を用いて本発明を詳細に説明する。
第２図は本発明に使用するデコーダ回路の基本
的部分を示す回路接続図で、Ｅ／Ｄ型MOSトラ
ンジスタで構成されたデコーダ回路の負荷トラン
ジスタ１のドレインと電源Ｖccの間に、デイプレ
シヨン型電界効果トランジスタ５を直列に接続
し、負荷トランジスタ１のドレインと該デイプレ
シヨン型トランジスタ５のソースを、該デイプレ
シヨン型トランジスタ５のドレインを電源Ｖccに
それぞれ接続し、該デイプレシヨン型トランジス
タ５のゲートを制御信号Ｓに接続する。制御信号
Ｓは該デコーダ回路が読み出し動作の時は論理
“１”（電源電圧レベル）とし、書込み動作の時は
論理“０”（接地電位）とする。ここでデイプレ
シヨン型トランジスタは常時導通状態となつてい
て、ゲート電圧によつて該トランジスタに流れる
電流が変化する。
的部分を示す回路接続図で、Ｅ／Ｄ型MOSトラ
ンジスタで構成されたデコーダ回路の負荷トラン
ジスタ１のドレインと電源Ｖccの間に、デイプレ
シヨン型電界効果トランジスタ５を直列に接続
し、負荷トランジスタ１のドレインと該デイプレ
シヨン型トランジスタ５のソースを、該デイプレ
シヨン型トランジスタ５のドレインを電源Ｖccに
それぞれ接続し、該デイプレシヨン型トランジス
タ５のゲートを制御信号Ｓに接続する。制御信号
Ｓは該デコーダ回路が読み出し動作の時は論理
“１”（電源電圧レベル）とし、書込み動作の時は
論理“０”（接地電位）とする。ここでデイプレ
シヨン型トランジスタは常時導通状態となつてい
て、ゲート電圧によつて該トランジスタに流れる
電流が変化する。
相互コンダクタンスgmは、ｋをトランジスタ
の構造で定まる比例常数として、 gm＝2k（ＶGS−ＶT） と表わせ、デイプレシヨン型トランジスタに流れ
る電流ＩDSは ＩDS＝ｇｍ２／４ｋ となる。
の構造で定まる比例常数として、 gm＝2k（ＶGS−ＶT） と表わせ、デイプレシヨン型トランジスタに流れ
る電流ＩDSは ＩDS＝ｇｍ２／４ｋ となる。
したがつて制御信号Ｓが論理“１”の時は、電
流をより多く流すことが出来、制御信号Ｓが論理
“０”のときは、電流を少なく制限することが出
来る。
流をより多く流すことが出来、制御信号Ｓが論理
“０”のときは、電流を少なく制限することが出
来る。
第３図は本発明の一実施例を示すブロツク図で
ある。６〜８は第２図を基本形とするデコーダ回
路であり、制御信号Ｓは読み出し時と書き込み時
に論理“１”と論理“０”にそれぞれ制御され
る。すなわちメモリセルの情報を読み出す時は、
高速性が維持され、書き込み時は消費電流が制限
される。さらに通常メモリのアドレス線はいずれ
か１本が選ばれ、残りの非選択のアドレス線のデ
コーダ回路は論理“０”となつて負荷トランジス
タは導通状態で電流が流れることを考慮すると、
本発明は非常に効果的であることが判る。
ある。６〜８は第２図を基本形とするデコーダ回
路であり、制御信号Ｓは読み出し時と書き込み時
に論理“１”と論理“０”にそれぞれ制御され
る。すなわちメモリセルの情報を読み出す時は、
高速性が維持され、書き込み時は消費電流が制限
される。さらに通常メモリのアドレス線はいずれ
か１本が選ばれ、残りの非選択のアドレス線のデ
コーダ回路は論理“０”となつて負荷トランジス
タは導通状態で電流が流れることを考慮すると、
本発明は非常に効果的であることが判る。
第４図は本発明の他の実施例を示すブロツク図
であり、２個のメモリを交互に読み出し、書き込
み動作を行なう場合に有効である。すなわちメモ
リセル１７が読み出し状態となる時は、制御信号
Ｓを論理“１”とし、メモリセル１８が読み出し
状態となる時は制御信号Ｓを論理“０”とし、イ
ンバータ１６を通してメモリセル１８のデコーダ
のＳ端子には論理“１”が入力され、高速性が維
持される。また一方のメモリセルが読出し状態の
時は他方は書き込み動作が可能である。
であり、２個のメモリを交互に読み出し、書き込
み動作を行なう場合に有効である。すなわちメモ
リセル１７が読み出し状態となる時は、制御信号
Ｓを論理“１”とし、メモリセル１８が読み出し
状態となる時は制御信号Ｓを論理“０”とし、イ
ンバータ１６を通してメモリセル１８のデコーダ
のＳ端子には論理“１”が入力され、高速性が維
持される。また一方のメモリセルが読出し状態の
時は他方は書き込み動作が可能である。
この様に本発明によれば高速読み出し、低消費
電流が可能であり、内部に複数のメモリをもつ論
理集積回路に使用して特に有効である。
電流が可能であり、内部に複数のメモリをもつ論
理集積回路に使用して特に有効である。
第１図は従来のデコーダ回路、第２図は本発明
に使用するデコーダ回路の基本的部分を示す回路
接続図、第３図は本発明の一実施例を示すブロツ
ク図、第４図は本発明の他の実施例を示すブロツ
ク図である。 符号の説明、１，５……デイプレシヨン型負荷
トランジスタ、２〜４……エンハンスメント型駆
動トランジスタ、A0〜Ａi……アドレス入力、Ｘi
……デコーダ出力、Ｓ……制御信号、Ｖcc……電
源、６〜１５……デコーダ回路、９，１７，１８
……メモリセル、１６……インバータ。
に使用するデコーダ回路の基本的部分を示す回路
接続図、第３図は本発明の一実施例を示すブロツ
ク図、第４図は本発明の他の実施例を示すブロツ
ク図である。 符号の説明、１，５……デイプレシヨン型負荷
トランジスタ、２〜４……エンハンスメント型駆
動トランジスタ、A0〜Ａi……アドレス入力、Ｘi
……デコーダ出力、Ｓ……制御信号、Ｖcc……電
源、６〜１５……デコーダ回路、９，１７，１８
……メモリセル、１６……インバータ。
Claims (1)
- １ メモリのアドレス線を駆動するデコーダ回路
を含んでなるメモリ制御回路において、前記デコ
ーダを構成するトランジスタ論理ゲートの負荷ト
ランジスタと直列に、読み出し時と書き込み時と
で異なる電圧レベルの信号をゲートに印加するよ
うにしたデイプレシヨン型電界効果トランジスタ
を接続して、書き込み時の消費電流を少くしたこ
とを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56006870A JPS57120294A (en) | 1981-01-19 | 1981-01-19 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56006870A JPS57120294A (en) | 1981-01-19 | 1981-01-19 | Memory control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57120294A JPS57120294A (en) | 1982-07-27 |
| JPS6216471B2 true JPS6216471B2 (ja) | 1987-04-13 |
Family
ID=11650261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56006870A Granted JPS57120294A (en) | 1981-01-19 | 1981-01-19 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57120294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113163U (ja) * | 1988-06-30 | 1990-09-11 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196588A (ja) * | 1984-10-16 | 1986-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1981
- 1981-01-19 JP JP56006870A patent/JPS57120294A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113163U (ja) * | 1988-06-30 | 1990-09-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57120294A (en) | 1982-07-27 |
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