JPH1011279A - 電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリのデータをプリント基板に
装着したまま書換える。 【解決手段】 プログラムデータ及び機能設定データ等
のデータの書き換えを行う書換プログラムを格納する第
１のエリアと，データが転送されて格納される第２のエ
リアとを有するＳＲＡＭ３と、データの変更データを送
信するパソコン１０と、第１のエリアに書換プログラム
が転送された後ＣＰＵ２に対するフラッシュメモリ１及
びＳＲＡＭの各アドレスを相互に入れ替えるアドレス設
定回路５とを備え、パソコン１０が接続されるとＣＰＵ
を起動して第１のエリアの書換プログラムを実行させ
て、メモリ１のデータを第２のエリアに転送し、かつメ
モリ１の消去を行うと共に、パソコン１０からの変更デ
ータに基づいてメモリ１のデータ書き換えを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き込み及
び消去が可能なフラッシュメモリ内のプログラムデータ
や機能設定データ等のデータの書き換えを可能にする電
子機器に関する。

【０００２】

【従来の技術】ＲＯＭ等のメモリは電源が断となっても
記憶したデータが保持できることからプログラム等のデ
ータを保持するのに適している。しかし、ＲＯＭは、プ
ログラム等の変更が生じた場合、これを電気的な消去し
て新たなデータを書き込むことが不可能であるため、新
たにデータが書き込まれたＲＯＭと交換を行う必要があ
る。このため、近年は各種の電子機器にはフラッシュメ
モリが多用されている。このフラッシュメモリはＲＯＭ
と同様、電源が供給されなくなってもデータを保持する
ことが可能な不揮発性メモリであるため、本電子機器を
制御するＣＰＵのプログラムや本電子機器の機能設定デ
ータ等、停電時のバックアップが必要なデータの格納に
好適である。また、フラッシュメモリはＲＯＭと異なっ
てデータの電気的な消去や書き換えが可能なメモリであ
るため、プログラムデータや機能設定データの変更時に
新たなデータに書き換えることができる。

【０００３】

【発明が解決しようとする課題】しかしこのようなフラ
ッシュメモリにおいても、プログラムデータ等を変更す
る場合は、通常はソケット等を介して装着されているプ
リント基板から取り外してデータを書き換えている。し
かし、近年のフラッシュメモリは面実装タイプのものが
多く、このようなタイプのフラッシュメモリはプリント
基板に直接ハンダ付けされているため、プログラムデー
タ等の変更が困難となっている。従って本発明は、フラ
ッシュメモリのデータの書き換えを行う場合、フラッシ
ュメモリをプリント基板等から取り外すことなく書き換
え可能にすることを目的とする。

【０００４】

【課題を解決するための手段】このような課題を解決す
るために本発明は、データの書き換えを行う書き換えプ
ログラムを格納する第１のエリアと，データが転送され
て格納される第２のエリアとを有しデータの書き換えが
可能な揮発性メモリ（ＳＲＡＭ）と、上記データの変更
データを送信する外部装置と、第１のエリアに書き換え
プログラムが格納された後にＣＰＵに対する揮発性メモ
リ及び不揮発性メモリの各アドレスを相互に入れ替える
アドレス設定手段とを備え、制御手段は所定の条件によ
り起動されＣＰＵに第１のエリアの書き換えプログラム
を実行させて不揮発性メモリ（例えばフラッシュメモ
リ、電源バックアップされたＲＡＭでも良い）のデータ
を第２のエリアに転送し、転送終了後に外部装置からの
変更データに基づいて不揮発性メモリの書き換えを行う
ようにしたものである。

【０００５】また、外部装置はＳＲＡＭの第１のエリア
に格納される上記書き換えプログラムを有し、かつ不揮
発性メモリに、外部装置からの書き換えプログラムを受
信して第１のエリアに転送する転送プログラムを格納す
るようにしたものである。また、書き換えプログラムと
この書き換えプログラムをＳＲＡＭの第１のエリアに転
送する転送プログラムを不揮発性メモリに格納するもの
である。また、不揮発性メモリを複数のブロック単位に
構成し、データの部分書き換えを可能にしたものであ
る。また、表示手段と、不揮発性メモリのデータ書き換
えの正否をチェックするチェック手段と、チェック手段
のチェック結果がエラーとなる場合に表示手段にエラー
表示を行う手段とを設けたものである。また、不揮発性
メモリのデータ書き換えの終了後ＣＰＵの処理を不揮発
性メモリのプログラム実行処理に復帰させるリスタート
手段を設けたものである。

【０００６】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る電子機器の要部構成
を示すブロック図である。同図において、電子機器内に
は、プログラムデータや本電子機器の機能設定データ等
のデータが格納され電気的に書込消去が可能な不揮発性
メモリであるフラッシュメモリ１と、フラッシュメモリ
１内のプログラムを実行して所定の処理を行うＣＰＵ２
と、フラッシュメモリ１内のデータの変更時にこれらの
データを一時的に格納する揮発性メモリであるＳＲＡＭ
３と、ＣＰＵ２からのアドレス出力を受けてフラッシュ
メモリ１及びＳＲＡＭ３の何れか一方を選択するアドレ
スデコーダ４とが設けられている。

【０００７】また、この他電子機器には、アドレスデコ
ーダ４を制御してアドレスの割付変更を行うアドレス設
定回路５と、電源投入時にＣＰＵ２及びアドレス設定回
路５にリセット信号を出力するパワーオンリセット回路
６と、ＣＰＵ２の制御またはパワーオンリセット回路６
からのリセット信号によりＣＰＵ２をリセットするオア
回路７とが設けられている。ＣＰＵ２には、シリアルイ
ンタフェース２Ａ，タイマユニット２Ｂ，ＤＭＡコント
ローラ２Ｃ及びＡ／Ｄ変換器２Ｄが内蔵され、ポートＰ
１及びＰ４を介してそれぞれスタートキー８及び表示手
段１１が接続されると共に、内蔵のシリアルインタフェ
ース２Ａに、ＲＳ−２３２Ｃ信号線９を介してパソコン
１０が接続されている。なお、図１において、ＡＢはア
ドレスバス、ＤＢはデータバスをそれぞれ示す。

【０００８】さて以上のように構成された電子機器にお
いて、フラッシュメモリ１に格納されているデータの変
更が生じた場合はパソコン１０をＣＰＵ２に接続すると
共に、スタートキー８を押下する。すると、ＣＰＵ２は
これを検出してフラッシュメモリ１内の後述する転送プ
ログラムを実行して、フラッシュメモリ１内の書き換え
プログラムをＳＲＡＭ３に転送し、転送終了後はＳＲＡ
Ｍ３の書き換えプログラムを実行する。

【０００９】そして、ＣＰＵ２は以降はＳＲＡＭ３に転
送された書き換えプログラムを実行することによってフ
ラッシュメモリ１のデータの書き換えを行う。即ち、Ｃ
ＰＵ２はパソコン１０からの書き換えデータを受信する
と、ＣＰＵ２はフラッシュメモリ１内のその書き換えデ
ータに該当するセクタのデータをＳＲＡＭ３に転送し、
ＳＲＡＭ３上で該当部分を受信データに書き換えるデー
タ編集処理を行う。そしてデータ編集が終了すると、フ
ラッシュメモリ１の該当セクタのデータを消去し、ＳＲ
ＡＭ３の編集データを該当セクタに書き込む処理を行
う。なお、フラッシュメモリ１の消去時及びデータ書き
換え時にはフラッシュメモリ１のＢＵＳＹ端子から出力
されるビジー信号を確認しながらデータの書き換え等を
行う。

【００１０】このようにしてＳＲＡＭ３に転送された書
き換えプログラムの実行によりフラッシュメモリ１のデ
ータの書き換えが行われ、書き換えが終了するとＣＰＵ
２はフラッシュメモリ１のプログラムを実行する通常処
理に復帰する。このように、ＣＰＵ２がＳＲＡＭ３の書
き換えプログラムを実行することによりフラッシュメモ
リ１のデータを書き換えるため、フラッシュメモリ１を
装着されているプリント基板等から取り外すことなくデ
ータの書き換えが可能になる。また、この間ＣＰＵ２の
プログラム実行動作は停止せず、従って速やかにフラッ
シュメモリ１のデータを書き換えることが可能になる。

【００１１】図２は、フラッシュメモリ１及びＳＲＡＭ
３の構成を示す図である。フラッシュメモリ１は同図
（ａ）に示すように各セクタに分割されており、セクタ
「０」〜「ｎ−２」にはプログラムデータが格納され、
セクタ「ｎ−１」には本電子機器の機能設定データが格
納される。また、セクタ「ｎ」には、パワーオン時の初
期処理を行うイニシャルプログラムＰＧ１及びデータの
書き換えを行うための第１の書き換えプログラムＰＧ２
が格納されこのセクタは保護エリア（書き換え不可能な
エリア）と呼ばれる。

【００１２】保護エリアに格納される第１の書き換えプ
ログラムＰＧ２は、スタートキー８の押下等を検出して
書き換え処理に移行する書き換え開始プログラムＰＧ３
と、フラッシュメモリ１内の保護エリアに格納されてい
るプログラムをＳＲＡＭ３に転送する第１の転送プログ
ラムＰＧ４と、ＣＰＵ２をＳＲＡＭ３のプログラムの処
理に移行させる処理移行プログラムＰＧ５と、パソコン
１０からの書き換えデータを受信してその正否をチェッ
クするチェック用プログラムＰＧ６と、フラッシュメモ
リ１の他のセクタのデータをＳＲＡＭ３に転送する第２
の転送プログラムＰＧ７と、パソコン１０から受信した
書き換えデータをＳＲＡＭ３上で編集しフラッシュメモ
リ１に書き込む編集プログラムＰＧ８と、フラッシュメ
モリ１への書き換えが終了した時に表示手段１１に対し
終了表示やエラー表示を行うエラー処理プログラムＰＧ
９と、書き換え終了時に次の処理を再開させるリスター
ト処理プログラムＰＧ１０とから構成されている。

【００１３】このうち、第１の転送プログラムＰＧ４に
よってＳＲＡＭ３に転送されるプログラムとしては、チ
ェック用プログラムＰＧ６、第２の転送プログラムＰＧ
７、編集プログラムＰＧ８、エラー処理プログラムＰＧ
９及びリスタート処理プログラムＰＧ１０があり、これ
らを第２の書き換えプログラムＰＧ１１と称する。一
方、ＳＲＡＭ３の構成は図２（ｂ）に示すように、フラ
ッシュメモリ１から転送された第２の書き換えプログラ
ムＰＧ１１が格納されるプログラム領域（第１のエリ
ア）と、フラッシュメモリ１の保護エリア以外の他のセ
クタ領域からの転送データが格納されるデータ領域（第
２のエリア）とからなる。

【００１４】ところでＣＰＵ２がフラッシュメモリ１の
データを書き換える場合、本願発明では、内蔵のシリア
ルインタフェース２Ａを介してパソコン１０からの書換
データを受信すると共に、受信データをＳＲＡＭ３やフ
ラッシュメモリ１に書き込む場合はＤＭＡコントローラ
２Ｃを用いて書き込むようにしている。この他、データ
書換時には内蔵のタイマユニット２Ｂも用いるようにし
ている。これは、このようなシリアルインタフェース２
Ａ，ＤＭＡコントローラ２Ｃ等がＣＰＵ２に対する割り
込み機能を有しており、この割り込み機能を活用すれば
データを速やかに書き換えできるからである。

【００１５】図４（ａ）はＣＰＵ２のメモリマップを示
す図であり、ＣＰＵ２には「０」番地から順に、リセッ
ト，マスク不可割り込みＮＭＩ，外部割り込みＩＲＱ，
タイマユニット２Ｂによるタイマ割り込みＴＭＩ，ＤＭ
Ａコントローラ２ＣによるＤＭＡ割り込みＤＭＩ及びシ
リアルインタフェース２Ａによるデータ受信割り込みＳ
ＣＩの各アドレスが割り当てられている。こうした各割
り込み機能を有するＣＰＵ２に対して、常時は、図４
（ｂ）に示すようにフラッシュメモリ１のセクタ「０」
の領域が上記各割り込みアドレスに対応して配置され、
フラッシュメモリ１の配置の後にＳＲＡＭ３のプログラ
ム領域が配置される。

【００１６】従って、常時は、各インタフェースによる
各割り込み要因が発生すると、ＣＰＵ２は対応の割り込
みアドレスにジャンプしてフラッシュメモリ１の対応ア
ドレスに格納されている命令を実行し所定の処理を行
う。一方、フラッシュメモリ１のデータ書換時には、Ｃ
ＰＵ２の各割り込みアドレスには、図４（ｃ）に示すよ
うに、ＳＲＡＭ３のプログラム領域が配置されるように
アドレス設定回路５によりアドレスの割付変更が行われ
る。そしてこのＳＲＡＭ３の配置に続きフラッシュメモ
リ１が配置される。

【００１７】即ち、フラッシュメモリ１のデータ書換時
に、フラッシュメモリ１からＳＲＡＭ３のプログラム領
域へ書き換えプログラムを転送した後、ＣＰＵ２はアド
レス設定回路５に対してアドレスの割付変更を指示す
る。すると、アドレス設定回路５は、アドレスデコーダ
４を制御し、ＣＰＵ２のフラッシュメモリ１に対するア
ドレスと、ＣＰＵ２のＳＲＡＭ３に対するアドレスとを
相互に入れ替えさせる。この結果、データ書き換えが行
われるときには、ＳＲＡＭ３のプログラム領域がＣＰＵ
２の各割り込みアドレスに対応するように配置される。
従って、ＣＰＵ２は以降、ＳＲＡＭ３の書き換えプログ
ラムを実行してデータ書き換えを行う場合、データ受信
割り込みＳＣＩやタイマ割り込みＴＭＩ等の各割り込み
機能を用いたデータの受信、及びＤＭＡ割り込みＤＭＩ
を用いたデータの書き換えが可能になり、データを短時
間で受信でき、かつ短時間で書き換えることができる。

【００１８】次に図３のフローチャートを参照して本電
子機器のデータ書き換え動作を具体的に説明する。ま
ず、フラッシュメモリ１のデータ書き換えを行う場合、
パソコン１０上で書き換えデータを作成した後、ＣＰＵ
２とＲＳ−２３２Ｃ信号線９により接続し、スタートキ
ー８を押下する。すると、フラッシュメモリ１のプログ
ラムを実行して通常処理を行っているＣＰＵ２は、ステ
ップＳ１でスタートキー８の検出判断を行い、スタート
キー８の押下を検出すると、通常処理を中断してフラッ
シュメモリ１内の保護エリアの書き換え開始プログラム
ＰＧ３を実行しステップＳ２でパソコン１０との接続の
有無を判断する。

【００１９】ここでパソコン１０との接続が検出される
と、ＣＰＵ２は保護エリアの第１の転送プログラムＰＧ
４を実行し、ステップＳ３で第２の書き換えプログラム
ＰＧ１１をＳＲＡＭ３のプログラム領域に転送する。そ
の後、ステップＳ４で保護エリアの処理移行プログラム
ＰＧ５を実行することにより、アドレス設定回路５を制
御してアドレスデコーダ４により、ＣＰＵ２のフラッシ
ュメモリ１に対するアドレスと、ＣＰＵ２のＳＲＡＭ３
に対するアドレスとを相互に入れ替えさせる。そしてそ
の後、ＣＰＵ２はステップＳ５以降の各ステップでＳＲ
ＡＭ３に転送されている第２の書き換えプログラムＰＧ
１１の実行を開始する。

【００２０】この場合ＣＰＵ２は、まず第２の書き換え
プログラムＰＧ１１中のチェック用プログラムＰＧ６を
実行することによりＲＳ−２３２Ｃ信号線９を介しパソ
コン１０に受信レディ信号をステップＳ６で送信する。
この受信レディ信号の送信に対しパソコン１０では書き
換えデータを送信してくる。パソコン１０側から送信さ
れるこの書き換えデータは、書き換えデータそのもの
と、その書き換えデータのアドレス（フラッシュメモリ
１のアドレス）を含むデータである。このように構成す
ることによって、パソコン１０ではフラッシュメモリ１
のデータ書換時に全てのデータを送信せずに変更データ
のみを送信できるため、データの送信時間を短縮でき
る。また、本装置においても書き換えデータの受信時間
が短縮されると共に、変更データのみを書き換えるだけ
で良く、従ってデータの書換時間を短縮できる。

【００２１】ＣＰＵ２はパソコン１０からの書き換えデ
ータをステップＳ７で受信する。そして受信した書き換
えデータが正しいか否かをステップＳ８でそのデータの
チェックサム演算を行って判断する。ここでステップＳ
８の判断の結果、正規な書き換えデータが受信できない
と判断される場合はステップＳ９でパソコン１０に対し
再送要求を行ってステップＳ６へ戻る。そして、パソコ
ン１０から再送される書き換えデータを受信する。ま
た、ステップＳ８の判断の結果、正規な書き換えデータ
が受信できれば、ステップＳ１０へ移行し、その受信デ
ータがデータ書換の終了を示す終了コードではないこと
を確認のうえ、ＣＰＵ２はＳＲＡＭ３に転送されている
第２の転送プログラムＰＧ７を実行する。

【００２２】そしてこの第２の転送プログラムＰＧ７の
実行により、受信データの該当アドレスに相当するフラ
ッシュメモリ１のセクタの全データをステップＳ１１で
ＳＲＡＭ３のデータ領域に転送する。その後ＣＰＵ２は
編集プログラムＰＧ８を実行することによりステップＳ
１２でＳＲＡＭ３のデータ領域の該当データを、受信し
た書き換えデータに書き換えるデータ編集処理を行い、
かつステップＳ１３でフラッシュメモリ１の該当セクタ
にデータ「００」または「ＦＦ」Ｈ（１６進）を書き込
むことにより消去する。さらに、消去した該当セクタに
対しステップＳ１４でＳＲＡＭ３のデータ領域の編集デ
ータを転送して書き込む。

【００２３】その後、ＳＲＡＭ３に転送されているエラ
ー処理プログラムＰＧ９を実行し、フラッシュメモリ１
へデータが正常に書き込まれたか否かをそのデータのチ
ェックサム演算を行うことによりチェックする。即ち、
フラッシュメモリ１の該当セクタの消去前のチェックサ
ムと、新たに該当セクタに書き込まれた編集データのチ
ェックサム演算結果との比較照合を行い、チェックサム
エラーが発生すれば、ＳＲＡＭ３の別途領域にエラーフ
ラグをセットする。このようにしてフラッシュメモリ１
の１つのセクタに対するデータの部分書換が行われる。

【００２４】その後、ＣＰＵ２はステップＳ６に戻って
ＳＲＡＭ３のチェック用プログラムＰＧ６を再度実行す
ることにより、パソコン１０側から送信される次のセク
タに関する書き換えデータの受信及び受信データのチェ
ックを行う。そして、第２の転送プログラムＰＧ７の再
実行により、受信データの該当アドレスに相当するフラ
ッシュメモリのセクタのデータをステップＳ１１でＳＲ
ＡＭ３のデータ領域に転送し、編集プログラムＰＧ８を
再実行することでステップＳ１２〜Ｓ１４のデータ書き
換え処理を同様に行いデータ書き込みエラー等も同様に
チェックする。

【００２５】このようにして、ＳＲＡＭ３の書き換えプ
ログラムＰＧ１１を実行することによりフラッシュメモ
リ１の各セクタのデータがパソコン１０側から送信され
るデータに順次書き換えられる。そして、パソコン１０
側からデータ書き換えの終了を示す終了コードが送信さ
れ、ステップＳ１０の「終了コード」が「Ｙ」と判定さ
れると、ＣＰＵ２は上記エラー処理プログラムＰＧ９を
実行し、ＳＲＡＭ３の別途領域に書き込みエラーフラグ
がセットされているか否かを判断する。そしてエラーフ
ラグがセットされていれば表示手段１１にエラー表示を
行い、エラーフラグがセットされていなければ、表示手
段１１に書き込み終了表示を行う（ステップＳ１５）。
なお、表示手段１１としては、ＬＥＤやＬＣＤの他にト
ーン発生手段がある。また、こうした書き込みエラー時
にはエラー信号をパソコン１０側に送信してパソコン１
０にもエラー表示を行う。その後ＣＰＵ２は、ＳＲＡＭ
３に転送されているリスタート処理プログラムＰＧ１０
を実行することにより、アドレス設定回路５を制御しア
ドレスデコーダ４により、ＣＰＵ２のフラッシュメモリ
１に対するアドレスと、ＣＰＵ２のＳＲＡＭ３に対する
アドレスとを交換前の状態に復旧させた後、ステップＳ
１６でフラッシュメモリ１のプログラムデータエリアの
プログラムを実行する通常処理に移行する。

【００２６】なお、書き込み処理の終了後に、ＣＰＵ２
がポートＰ２を介してオア回路７を駆動することにより
自身をリセットし、フラッシュメモリ１のプログラムに
復帰させる方法もある。この場合、アドレス設定回路５
はオア回路７からのリセット信号によりアドレスデコー
ダ４を制御し、ＣＰＵ２のフラッシュメモリ１に対する
アドレスと、ＣＰＵ２のＳＲＡＭ３に対するアドレスと
を交換前の状態に復旧させる。また、ＣＰＵ２はこのと
きリセット信号により先頭番地へジャンプしその後先頭
番地の命令を実行することでフラッシュメモリ１内の保
護エリアのイニシャルプログラムＰＧ１にジャンプす
る。そしてその後、各セクタの通常プログラムを実行す
る。また、書き込み処理の終了後にＣＰＵ２を待機状態
させ、本電子機器の電源のオフ→オンに基づくパワーオ
ンリセットによりリセット回路６からＣＰＵ２及びアド
レス設定回路５をリセットさせ、同様にフラッシュメモ
リ１のプログラムに復帰させる方法もある。

【００２７】また、書き換えプログラムの起動方法とし
ては、スタートキー８の押下の他に、ＣＰＵ２がパソコ
ン１０との接続を検出したときに直ちにその書き換えプ
ログラムをＳＲＡＭ３に転送し実行する方法と、パソコ
ン１０等の外部装置から「書き換えプログラム転送」コ
マンドを受信したときにその書き換えプログラムをＳＲ
ＡＭ３に転送し実行する方法とがある。

【００２８】また、本実施の形態では、書き換えプログ
ラムは常時フラッシュメモリ１の書き換え不可能な保護
エリアに格納されているが、書き換え可能な他のセクタ
に格納しておいても良く、またパソコン１０等の外部装
置からＳＲＡＭ３に送信して格納させるようにしても良
く、要はフラッシュメモリ１のデータ書き換え時にその
書き換えプログラムがＳＲＡＭ３に格納されていれば良
い。従って、書き換えプログラムのＳＲＡＭ３への格納
時点はフラッシュメモリの書き換え時以外にイニシャル
時であっても良い。なお、書き換えプログラムのＳＲＡ
Ｍ３への格納時にもこのデータについてチェックサム演
算を行い、エラーが発生すれば再度フラッシュメモリ１
の書き換えプログラムをＳＲＡＭ３にロードする。ま
た、本実施の形態ではフラッシュメモリ１の各セクタ毎
にデータの書き換えを行っているが、ＳＲＡＭ３の容量
をフラッシュメモリ１の容量より大きくすればフラッシ
ュメモリ１の全てのデータを一括して書き換えることも
可能である。

【００２９】

【発明の効果】以上説明したように本発明によれば、デ
ータの書き換えが可能なＳＲＡＭと、プログラムデータ
等の変更データを送信する外部装置と、第１のエリアに
書き換えプログラムが格納された後にＣＰＵに対する揮
発性メモリ及び不揮発性メモリの各アドレスを相互に入
れ替えるアドレス設定手段とを備え、制御手段は所定の
条件により起動されＣＰＵにＳＲＡＭの第１のエリアの
書き換えプログラムを実行させて不揮発性メモリのデー
タをＳＲＡＭの第２のエリアに転送し、転送終了後に外
部装置からの変更データに基づいて不揮発性メモリの書
き換えを行うようにしたので、不揮発性メモリのデータ
を変更する場合不揮発性メモリをプリント基板等に装着
したままデータを書き換えることができる。また、デー
タの書き換え時にアドレス設定手段によりアドレスの入
れ替えが行われることから、第１のエリアの書き換えプ
ログラムをＣＰＵに固有の割り込み機能を用いて実行す
ることができ、従って速やかに変更データを受信し書き
換えることができる。また、データを書き換える場合に
全てのデータを書き換えずに変更部分についてのみ書き
換えれば良いことからデータの書き換え効率を向上でき
る。

【００３０】また、外部装置はＳＲＡＭの第１のエリア
に格納される上記書き換えプログラムを有し、かつ不揮
発性メモリに、外部装置からの書き換えプログラムを受
信して第１のエリアに転送する転送プログラムを格納す
るので、書き換えプログラムのＳＲＡＭ内の常駐を不要
にすることができる。また、書き換えプログラムとこの
書き換えプログラムをＳＲＡＭの第１のエリアに転送す
る転送プログラムを不揮発性メモリに格納するので、外
部装置を用いずに直ちにデータの書き換えが可能にな
る。また、不揮発性メモリのデータ書き換えの正否をチ
ェックし、チェック結果がエラーとなる場合に表示手段
にエラー表示を行うので、データの書き換えの正否を的
確に認識できる。

【図面の簡単な説明】

【図１】 本発明の電子機器の構成を示すブロック図で
ある。

【図２】 電子機器を構成するフラッシュメモリ及びＳ
ＲＡＭの構成を示す図である。

【図３】 電子機器のＣＰＵのデータ書き換え動作を示
すフローチャートである。

【図４】 ＣＰＵのメモリマップ及び各メモリのＣＰＵ
に対する配置状況を示す図である。

【符号の説明】

１…フラッシュメモリ、２…ＣＰＵ、２Ａ…シリアルイ
ンタフェース、２Ｂ…タイマユニット、２Ｃ…ＤＭＡコ
ントローラ、３…ＳＲＡＭ、４…アドレスデコーダ、５
…アドレス設定回路、６…パワーオンリセット回路、７
…オア回路、８…スタートキー、１０…パソコン、１１
…表示手段。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データが格納されると共に、データの書
   き換えが可能な不揮発性メモリと、前記不揮発性メモリ
   をアクセスして所定の処理を行うＣＰＵとからなる電子
   機器において、 データの書き換えを行う書き換えプログラムを格納する
   第１のエリアと，前記データが転送されて格納される第
   ２のエリアとを有しデータの書き換えが可能な揮発性メ
   モリと、前記データの変更データを送信する外部装置
   と、第１のエリアに書き換えプログラムが格納された後
   にＣＰＵに対する揮発性メモリ及び不揮発性メモリの各
   アドレスを相互に入れ替えるアドレス設定手段と、所定
   の条件により起動されＣＰＵに第１のエリアの書き換え
   プログラムを実行させて不揮発性メモリのデータを第２
   のエリアに転送すると共に、転送終了後に前記変更デー
   タに基づいて前記不揮発性メモリの書き換えを行う制御
   手段とを備えたことを特徴とする電子機器。
2. 【請求項２】 請求項１において、 前記外部装置は前記揮発性メモリの第１のエリアに格納
   される前記書き換えプログラムを有し、かつ前記不揮発
   性メモリに前記外部装置からの書き換えプログラムを受
   信して第１のエリアに転送する転送プログラムを格納す
   ることを特徴とする電子機器。
3. 【請求項３】 請求項１において、 前記書き換えプログラムと，この書き換えプログラムを
   前記揮発性メモリの第１のエリアに転送する転送プログ
   ラムとを前記不揮発性メモリに格納することを特徴とす
   る電子機器。
4. 【請求項４】 請求項１ないし請求項３の何れかの請求
   項において、 前記不揮発性メモリは複数のブロック単位で構成され、
   データの部分書き換えを可能にしたことを特徴とする電
   子機器。
5. 【請求項５】 請求項１ないし請求項４の何れかの請求
   項において、 表示手段と、前記不揮発性メモリのデータ書き換えの正
   否をチェックするチェック手段と、チェック手段のチェ
   ック結果がエラーとなる場合に表示手段にエラー表示を
   行う手段とを備えたことを特徴とする電子機器。
6. 【請求項６】 請求項１ないし請求項５の何れかの請求
   項において、 前記不揮発性メモリのデータ書き換えの終了後前記ＣＰ
   Ｕの処理を前記不揮発性メモリのプログラム実行処理に
   復帰させるリスタート手段を備えたことを特徴とする電
   子機器。