JPH1012404A - 積層型ｐｔｃサーミスタ及びその製造方法 - Google Patents
積層型ｐｔｃサーミスタ及びその製造方法Info
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- JPH1012404A JPH1012404A JP8165674A JP16567496A JPH1012404A JP H1012404 A JPH1012404 A JP H1012404A JP 8165674 A JP8165674 A JP 8165674A JP 16567496 A JP16567496 A JP 16567496A JP H1012404 A JPH1012404 A JP H1012404A
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Abstract
(57)【要約】
【課題】 抵抗値が室温で小さく、立ち上がり幅が大き
いとともに、信頼性の高い積層型ＰＴＣサーミスタ及び
その製造方法の提供を目的としている。 【課題手段】 本発明の積層型ＰＴＣサーミスタは、内
部電極４と、ＰＴＣセラミック基板１と同一組成でかつ
一体に形成された絶縁層５と、を備えたＰＴＣセラミッ
ク基板１が積層され、内部電極４が積層型ＰＴＣサーミ
スタの両側面に形成された側部電極３ａ、３ｂを介し
て、積層型ＰＴＣサーミスタの上面及び下面に形成され
た対向電極２ａ、２ｂに並列に接続されている構成より
なる。また、本発明の積層型ＰＴＣサーミスタの製造方
法は、絶縁層を有するＰＴＣセラミック基板１を作製す
る基板作製工程と、ＰＴＣセラミック基板１上の絶縁層
以外の部分及びＰＴＣセラミック基板１の両側面に電極
を形成する電極形成工程と、ＰＴＣセラミック基板を積
層した後、焼成する積層焼成工程と、を備えた構成より
なる。
いとともに、信頼性の高い積層型ＰＴＣサーミスタ及び
その製造方法の提供を目的としている。 【課題手段】 本発明の積層型ＰＴＣサーミスタは、内
部電極４と、ＰＴＣセラミック基板１と同一組成でかつ
一体に形成された絶縁層５と、を備えたＰＴＣセラミッ
ク基板１が積層され、内部電極４が積層型ＰＴＣサーミ
スタの両側面に形成された側部電極３ａ、３ｂを介し
て、積層型ＰＴＣサーミスタの上面及び下面に形成され
た対向電極２ａ、２ｂに並列に接続されている構成より
なる。また、本発明の積層型ＰＴＣサーミスタの製造方
法は、絶縁層を有するＰＴＣセラミック基板１を作製す
る基板作製工程と、ＰＴＣセラミック基板１上の絶縁層
以外の部分及びＰＴＣセラミック基板１の両側面に電極
を形成する電極形成工程と、ＰＴＣセラミック基板を積
層した後、焼成する積層焼成工程と、を備えた構成より
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、音響機器、映像機
器、情報通信機器等の回路保護用の安全部品として用い
られるＰＴＣサーミスタ及びその製造方法、特に積層型
ＰＴＣサーミスタ及びその製造方法に関するものであ
る。
器、情報通信機器等の回路保護用の安全部品として用い
られるＰＴＣサーミスタ及びその製造方法、特に積層型
ＰＴＣサーミスタ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、音響機器、映像機器、情報通信機
器等の高集積化に伴い、回路保護用の安全部品として、
ＰＴＣ特性を有するＰＴＣセラミックからなるＰＴＣサ
ーミスタが用いられている。ＰＴＣセラミックは、破壊
電圧が高く、常温では低抵抗で消費電力は少ないが、１
００℃付近から急激に抵抗値が数桁上昇する特性を有し
ており、回路に異常が発生して温度上昇が生じた場合に
は抵抗の増加により電流制御を行うことで、回路を保護
するものである。
器等の高集積化に伴い、回路保護用の安全部品として、
ＰＴＣ特性を有するＰＴＣセラミックからなるＰＴＣサ
ーミスタが用いられている。ＰＴＣセラミックは、破壊
電圧が高く、常温では低抵抗で消費電力は少ないが、１
００℃付近から急激に抵抗値が数桁上昇する特性を有し
ており、回路に異常が発生して温度上昇が生じた場合に
は抵抗の増加により電流制御を行うことで、回路を保護
するものである。
【０００３】このようなＰＴＣセラミックには、ＢａＴ
ｉＯ3系の半導体セラミック等が用いられているが、常
温における抵抗値を小さくする目的から、従来よりＰＴ
Ｃセラミックを電極とともに積層した構造を有する積層
型ＰＴＣサーミスタが開発されている。
ｉＯ3系の半導体セラミック等が用いられているが、常
温における抵抗値を小さくする目的から、従来よりＰＴ
Ｃセラミックを電極とともに積層した構造を有する積層
型ＰＴＣサーミスタが開発されている。
【０００４】以下に、このような従来の積層型ＰＴＣサ
ーミスタについて説明する。例えば、特開平３−１４５
９２０号公報では図６に示したような構造の積層型ＰＴ
Ｃサーミスタが提案されている。
ーミスタについて説明する。例えば、特開平３−１４５
９２０号公報では図６に示したような構造の積層型ＰＴ
Ｃサーミスタが提案されている。
【０００５】図６は従来の積層型ＰＴＣサーミスタの断
面図である。図６において、１はＰＴＣセラミック基
板、２ａ、２ｂは対向電極、３ａ、３ｂは側部電極、４
は内部電極、６は空隙であり、ＰＴＣセラミック基板１
と内部電極４が積層され、かつ内部電極４が側部電極３
ａ、３ｂを介して対向電極２ａ、２ｂに並列に接続され
ている。また、ＰＴＣセラミック基板１と内部電極４の
積層部分には空隙６が設けられており、内部電極４と側
部電極３ａ、３ｂの短絡を防止している。この構成によ
り、室温抵抗値を０．１Ω程度まで低くできることが明
らかとなっている。
面図である。図６において、１はＰＴＣセラミック基
板、２ａ、２ｂは対向電極、３ａ、３ｂは側部電極、４
は内部電極、６は空隙であり、ＰＴＣセラミック基板１
と内部電極４が積層され、かつ内部電極４が側部電極３
ａ、３ｂを介して対向電極２ａ、２ｂに並列に接続され
ている。また、ＰＴＣセラミック基板１と内部電極４の
積層部分には空隙６が設けられており、内部電極４と側
部電極３ａ、３ｂの短絡を防止している。この構成によ
り、室温抵抗値を０．１Ω程度まで低くできることが明
らかとなっている。
【０００６】また、特開平４−３１７３０３号公報で
は、ＰＴＣセラミック基板上の一部に内部電極を、他部
分に絶縁性ガラス層を形成し、これを積層するととも
に、内部電極を並列に相互接続した構造の積層型ＰＴＣ
サーミスタが提案されており、同様に室温抵抗値を低く
できることが明らかとなっている。
は、ＰＴＣセラミック基板上の一部に内部電極を、他部
分に絶縁性ガラス層を形成し、これを積層するととも
に、内部電極を並列に相互接続した構造の積層型ＰＴＣ
サーミスタが提案されており、同様に室温抵抗値を低く
できることが明らかとなっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の積層型ＰＴＣサーミスタでは、以下のような問題を
有していた。
来の積層型ＰＴＣサーミスタでは、以下のような問題を
有していた。
【０００８】（１）特開平３−１４５９２０号公報に記
載の積層型ＰＴＣサーミスタでは、室温抵抗値は低いも
のの、キューリー点付近における抵抗値の立ち上がり幅
が２桁程度と小さい。又、空隙層を設けた構造では、Ｐ
ＴＣセラミック基板上の内部電極の電極面積を大きくす
ると短絡する可能性があり、回路保護用の安全部品とし
ての信頼性に欠ける。
載の積層型ＰＴＣサーミスタでは、室温抵抗値は低いも
のの、キューリー点付近における抵抗値の立ち上がり幅
が２桁程度と小さい。又、空隙層を設けた構造では、Ｐ
ＴＣセラミック基板上の内部電極の電極面積を大きくす
ると短絡する可能性があり、回路保護用の安全部品とし
ての信頼性に欠ける。
【０００９】（２）特開平４−３１７３０３号公報に記
載の積層型ＰＴＣサーミスタでは、ＰＴＣセラミック基
板上に内部電極と絶縁性ガラス層を各々ペースト状にて
塗布して乾燥・焼成する必要があるため、その製造工程
が複雑である。また、絶縁性ガラスを構成する鉛、ホウ
素等の低融点成分は、熱処理においてセラミック基板に
拡散してＰＴＣ特性を悪化させる。
載の積層型ＰＴＣサーミスタでは、ＰＴＣセラミック基
板上に内部電極と絶縁性ガラス層を各々ペースト状にて
塗布して乾燥・焼成する必要があるため、その製造工程
が複雑である。また、絶縁性ガラスを構成する鉛、ホウ
素等の低融点成分は、熱処理においてセラミック基板に
拡散してＰＴＣ特性を悪化させる。
【００１０】本発明は上記従来の問題点を解決するもの
であり、室温抵抗値が小さく、抵抗値の立ち上がり幅が
大きいとともに、信頼性の高い積層型ＰＴＣサーミスタ
の提供及びこのような積層型ＰＴＣサーミスタを簡便に
製造できる積層型ＰＴＣサーミスタの製造方法の提供を
目的としている。
であり、室温抵抗値が小さく、抵抗値の立ち上がり幅が
大きいとともに、信頼性の高い積層型ＰＴＣサーミスタ
の提供及びこのような積層型ＰＴＣサーミスタを簡便に
製造できる積層型ＰＴＣサーミスタの製造方法の提供を
目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、ＰＴＣセラミック基板の上面又は下面の一部に形成
された内部電極と、ＰＴＣセラミック基板の上面又は下
面の他部分にＰＴＣセラミック基板と同一組成でかつ一
体に形成された絶縁層と、を備えたＰＴＣセラミック基
板が積層され、内部電極が、積層されたＰＴＣセラミッ
ク基板の両側面に形成された側部電極を介して、積層さ
れたＰＴＣセラミック基板の最上面及び最下面に形成さ
れた対向電極と並列に接続されている構成よりなる。こ
の構成により、室温抵抗値が小さく、抵抗値の立ち上が
り幅が大きいとともに、信頼性の高い積層型ＰＴＣサー
ミスタを提供することができる。
に、ＰＴＣセラミック基板の上面又は下面の一部に形成
された内部電極と、ＰＴＣセラミック基板の上面又は下
面の他部分にＰＴＣセラミック基板と同一組成でかつ一
体に形成された絶縁層と、を備えたＰＴＣセラミック基
板が積層され、内部電極が、積層されたＰＴＣセラミッ
ク基板の両側面に形成された側部電極を介して、積層さ
れたＰＴＣセラミック基板の最上面及び最下面に形成さ
れた対向電極と並列に接続されている構成よりなる。こ
の構成により、室温抵抗値が小さく、抵抗値の立ち上が
り幅が大きいとともに、信頼性の高い積層型ＰＴＣサー
ミスタを提供することができる。
【００１２】また、本発明の積層型ＰＴＣサーミスタの
製造方法は、上面又は下面の一端部に絶縁層を有するＰ
ＴＣセラミック基板を作製する基板作製工程と、ＰＴＣ
セラミック基板の絶縁層が形成された上面又は下面の絶
縁層以外の部分及びＰＴＣセラミック基板の両側面に電
極を形成する電極形成工程と、電極が形成されたＰＴＣ
セラミック基板を積層した後、焼成する積層焼成工程
と、を備えた構成よりなる。この構成により、室温抵抗
値が小さく、抵抗値の立ち上がり幅が大きいとともに、
信頼性の高い積層型ＰＴＣサーミスタを簡便に製造でき
る積層型ＰＴＣサーミスタの製造方法を提供することが
できる。
製造方法は、上面又は下面の一端部に絶縁層を有するＰ
ＴＣセラミック基板を作製する基板作製工程と、ＰＴＣ
セラミック基板の絶縁層が形成された上面又は下面の絶
縁層以外の部分及びＰＴＣセラミック基板の両側面に電
極を形成する電極形成工程と、電極が形成されたＰＴＣ
セラミック基板を積層した後、焼成する積層焼成工程
と、を備えた構成よりなる。この構成により、室温抵抗
値が小さく、抵抗値の立ち上がり幅が大きいとともに、
信頼性の高い積層型ＰＴＣサーミスタを簡便に製造でき
る積層型ＰＴＣサーミスタの製造方法を提供することが
できる。
【００１３】
【発明の実施の形態】本発明の請求項１に記載の発明
は、ＰＴＣセラミック基板の上面又は下面の一部に形成
された内部電極と、ＰＴＣセラミック基板の上面又は下
面の他部分にＰＴＣセラミック基板と同一組成でかつ一
体に形成された絶縁層と、を備えたＰＴＣセラミック基
板が積層され、内部電極が、積層されたＰＴＣセラミッ
ク基板の両側面に形成された側部電極を介して、積層さ
れたＰＴＣセラミック基板の最上面及び最下面に形成さ
れた対向電極と並列に接続されていることとしたもので
あり、積層型ＰＴＣサーミスタの室温抵抗値を小さく、
かつ抵抗値の立ち上がり幅を大きくできるとともに、信
頼性を向上させることができるという作用を有する。
は、ＰＴＣセラミック基板の上面又は下面の一部に形成
された内部電極と、ＰＴＣセラミック基板の上面又は下
面の他部分にＰＴＣセラミック基板と同一組成でかつ一
体に形成された絶縁層と、を備えたＰＴＣセラミック基
板が積層され、内部電極が、積層されたＰＴＣセラミッ
ク基板の両側面に形成された側部電極を介して、積層さ
れたＰＴＣセラミック基板の最上面及び最下面に形成さ
れた対向電極と並列に接続されていることとしたもので
あり、積層型ＰＴＣサーミスタの室温抵抗値を小さく、
かつ抵抗値の立ち上がり幅を大きくできるとともに、信
頼性を向上させることができるという作用を有する。
【００１４】ＰＴＣセラミック基板としては、ＢａＴｉ
Ｏ3系の半導体セラミックが用いられる。
Ｏ3系の半導体セラミックが用いられる。
【００１５】本発明の請求項２に記載の発明は、請求項
１に記載の発明において、内部電極と側部電極と対向電
極のいずれか１つ以上が、銀、亜鉛、アルミニウムのい
ずれか１つからなることとしたものであり、室温での抵
抗値をより小さくし、かつ抵抗値の立ち上がり幅を５桁
から６桁程度まで大きくすることができるという作用を
有する。
１に記載の発明において、内部電極と側部電極と対向電
極のいずれか１つ以上が、銀、亜鉛、アルミニウムのい
ずれか１つからなることとしたものであり、室温での抵
抗値をより小さくし、かつ抵抗値の立ち上がり幅を５桁
から６桁程度まで大きくすることができるという作用を
有する。
【００１６】請求項３に記載の発明は、上面又は下面の
一端部に絶縁層を有するＰＴＣセラミック基板を作製す
る基板作製工程と、ＰＴＣセラミック基板の絶縁層が形
成された上面又は下面の絶縁層以外の部分及びＰＴＣセ
ラミック基板の両側面に電極を形成する電極形成工程
と、電極が形成されたＰＴＣセラミック基板を積層した
後、焼成する積層焼成工程と、を備えたこととしたもの
であり、室温抵抗値が小さく、抵抗値の立ち上がり幅が
大きいとともに、信頼性の高い積層型ＰＴＣサーミスタ
を簡便に製造することができるという作用を有する。
一端部に絶縁層を有するＰＴＣセラミック基板を作製す
る基板作製工程と、ＰＴＣセラミック基板の絶縁層が形
成された上面又は下面の絶縁層以外の部分及びＰＴＣセ
ラミック基板の両側面に電極を形成する電極形成工程
と、電極が形成されたＰＴＣセラミック基板を積層した
後、焼成する積層焼成工程と、を備えたこととしたもの
であり、室温抵抗値が小さく、抵抗値の立ち上がり幅が
大きいとともに、信頼性の高い積層型ＰＴＣサーミスタ
を簡便に製造することができるという作用を有する。
【００１７】本発明の請求項４に記載の発明は、請求項
３に記載の発明において、電極が、銀、亜鉛、アルミニ
ウムのいずれか１つからなることとしたものであり、室
温での抵抗値をより小さくし、かつ抵抗値の立ち上がり
幅を５桁から６桁程度まで大きくすることができるとい
う作用を有する。
３に記載の発明において、電極が、銀、亜鉛、アルミニ
ウムのいずれか１つからなることとしたものであり、室
温での抵抗値をより小さくし、かつ抵抗値の立ち上がり
幅を５桁から６桁程度まで大きくすることができるとい
う作用を有する。
【００１８】積層焼成工程における焼成温度は、電極が
銀及び亜鉛の場合には４８０℃〜５３０℃、アルミニウ
ムの場合には７８０℃〜８３０℃が好ましい。電極が銀
及び亜鉛の場合、焼成温度が４８０℃より低いと電極と
ＰＴＣセラミック基板との密着強度が低くなり、５３０
℃よりも高いと焼成により銀又は亜鉛が酸化されて抵抗
が増加するので、それぞれ好ましくない。また、電極が
アルニウムの場合、焼成温度が７８０℃より低いと電極
とＰＴＣセラミック基板との密着強度が低くなり、８３
０℃よりも高いと焼成によりアルニウムが酸化されて抵
抗が増加するので、それぞれ好ましくない。
銀及び亜鉛の場合には４８０℃〜５３０℃、アルミニウ
ムの場合には７８０℃〜８３０℃が好ましい。電極が銀
及び亜鉛の場合、焼成温度が４８０℃より低いと電極と
ＰＴＣセラミック基板との密着強度が低くなり、５３０
℃よりも高いと焼成により銀又は亜鉛が酸化されて抵抗
が増加するので、それぞれ好ましくない。また、電極が
アルニウムの場合、焼成温度が７８０℃より低いと電極
とＰＴＣセラミック基板との密着強度が低くなり、８３
０℃よりも高いと焼成によりアルニウムが酸化されて抵
抗が増加するので、それぞれ好ましくない。
【００１９】さらに、いずれの材料を用いる場合にも、
焼成時間は１０分〜２０分が好ましい。焼成時間が１０
分よりも短くなると電極とＰＴＣセラミック基板の密着
強度が低くなり、２０分よりも長くなると各材料が酸化
されて抵抗が増加するので、それぞれ好ましくない。
焼成時間は１０分〜２０分が好ましい。焼成時間が１０
分よりも短くなると電極とＰＴＣセラミック基板の密着
強度が低くなり、２０分よりも長くなると各材料が酸化
されて抵抗が増加するので、それぞれ好ましくない。
【００２０】以下に、本発明の実施の形態の具体例を説
明する。 （実施の形態１）図１は本発明の一実施の形態における
積層型ＰＴＣサーミスタの断面図である。図１におい
て、５は絶縁層であり、ＰＴＣセラミック基板１、対向
電極２ａ、２ｂ、側部電極３ａ、３ｂ、内部電極４は従
来例と同様のものであるので、同一の符号を付して説明
を省略する。図１に示したように、ＰＴＣセラミック基
板１上には内部電極４と絶縁層５が形成されており、こ
れらが積層された構造となっている。また、内部電極４
は側部電極３ａ、３ｂを介して、対向電極２ａ、２ｂに
並列に接続されている。
明する。 （実施の形態１）図１は本発明の一実施の形態における
積層型ＰＴＣサーミスタの断面図である。図１におい
て、５は絶縁層であり、ＰＴＣセラミック基板１、対向
電極２ａ、２ｂ、側部電極３ａ、３ｂ、内部電極４は従
来例と同様のものであるので、同一の符号を付して説明
を省略する。図１に示したように、ＰＴＣセラミック基
板１上には内部電極４と絶縁層５が形成されており、こ
れらが積層された構造となっている。また、内部電極４
は側部電極３ａ、３ｂを介して、対向電極２ａ、２ｂに
並列に接続されている。
【００２１】本実施の形態における積層型ＰＴＣサーミ
スタが、従来例と異なっているのは、ＰＴＣセラミック
基板１上に内部電極４とともにＰＴＣセラミック基板１
と同一組成でかつ一体に形成された絶縁層５を有してい
ることである。これにより内部電極４と側部電極３ａ、
３ｂとの短絡を確実に防止できるとともに、ＰＴＣセラ
ミック基板１を積層構造とすることによって、常温での
抵抗値を低くすることが可能となる。
スタが、従来例と異なっているのは、ＰＴＣセラミック
基板１上に内部電極４とともにＰＴＣセラミック基板１
と同一組成でかつ一体に形成された絶縁層５を有してい
ることである。これにより内部電極４と側部電極３ａ、
３ｂとの短絡を確実に防止できるとともに、ＰＴＣセラ
ミック基板１を積層構造とすることによって、常温での
抵抗値を低くすることが可能となる。
【００２２】以上のように本実施の形態によれば、室温
抵抗値が小さく、抵抗値の立ち上がり幅が大きいととも
に、信頼性の高い積層型ＰＴＣサーミスタを提供するこ
とが可能となる。また、内部電極と側部電極と対向電極
のいずれか１つ以上を、銀、亜鉛、アルミニウムのいず
れか１つから形成することによって、室温での抵抗値を
より小さくし、かつ抵抗値の立ち上がり幅を５桁から６
桁程度まで大きくすることができる。
抵抗値が小さく、抵抗値の立ち上がり幅が大きいととも
に、信頼性の高い積層型ＰＴＣサーミスタを提供するこ
とが可能となる。また、内部電極と側部電極と対向電極
のいずれか１つ以上を、銀、亜鉛、アルミニウムのいず
れか１つから形成することによって、室温での抵抗値を
より小さくし、かつ抵抗値の立ち上がり幅を５桁から６
桁程度まで大きくすることができる。
【００２３】尚、本実施の形態におけるＰＴＣセラミッ
ク基板はその平面形状が、正方形、長方形、円形等のい
ずれの形状でもよい。また、本実施の形態における積層
型ＰＴＣサーミスタは、必要に応じて対向電極にリード
線を配設した構造としてもよい。
ク基板はその平面形状が、正方形、長方形、円形等のい
ずれの形状でもよい。また、本実施の形態における積層
型ＰＴＣサーミスタは、必要に応じて対向電極にリード
線を配設した構造としてもよい。
【００２４】（実施の形態２）図２は本発明の一実施の
形態による積層型ＰＴＣサーミスタの製造方法における
ＰＴＣセラミック基板の斜視図、図３は本発明の一実施
の形態による積層型ＰＴＣサーミスタの製造方法におけ
る内部電極及び側部電極が形成されたＰＴＣセラミック
基板の斜視図、図４は本発明の一実施の形態による積層
型ＰＴＣサーミスタの製造方法におけるＰＴＣセラミッ
ク基板の積層順序を示す斜視図である。
形態による積層型ＰＴＣサーミスタの製造方法における
ＰＴＣセラミック基板の斜視図、図３は本発明の一実施
の形態による積層型ＰＴＣサーミスタの製造方法におけ
る内部電極及び側部電極が形成されたＰＴＣセラミック
基板の斜視図、図４は本発明の一実施の形態による積層
型ＰＴＣサーミスタの製造方法におけるＰＴＣセラミッ
ク基板の積層順序を示す斜視図である。
【００２５】図２〜図４において、ＰＴＣセラミック基
板１、側部電極３ａ、３ｂ、内部電極４、絶縁層５は第
１実施の形態と同様のものであるので、同一の符号を付
して説明を省略する。
板１、側部電極３ａ、３ｂ、内部電極４、絶縁層５は第
１実施の形態と同様のものであるので、同一の符号を付
して説明を省略する。
【００２６】次に、図２〜図４を用いて、本発明の一実
施の形態による積層型ＰＴＣサーミスタの製造方法を説
明する。
施の形態による積層型ＰＴＣサーミスタの製造方法を説
明する。
【００２７】まず、基板作製工程として、図２に示した
ような上面の一部分に絶縁層５を有するＰＴＣセラミッ
ク基板１を作製する。
ような上面の一部分に絶縁層５を有するＰＴＣセラミッ
ク基板１を作製する。
【００２８】次に、電極形成工程として、ＰＴＣセラミ
ック基板１の絶縁層５が形成された上面の絶縁層５以外
の部分と、ＰＴＣセラミック基板１の両側面に、金属ペ
ースト等をスクリーン印刷等により印刷した後、半乾燥
することによって、図３に示したようにそれぞれ内部電
極４と側部電極３ａ、３ｂを形成する。
ック基板１の絶縁層５が形成された上面の絶縁層５以外
の部分と、ＰＴＣセラミック基板１の両側面に、金属ペ
ースト等をスクリーン印刷等により印刷した後、半乾燥
することによって、図３に示したようにそれぞれ内部電
極４と側部電極３ａ、３ｂを形成する。
【００２９】さらに、積層焼成工程として、内部電極４
と側部電極３ａ、３ｂが形成されたＰＴＣセラミック基
板１を、図４に示したような順序でその向きが上下で反
対となるように積層した後、焼成することにより積層型
ＰＴＣサーミスタが得られる。
と側部電極３ａ、３ｂが形成されたＰＴＣセラミック基
板１を、図４に示したような順序でその向きが上下で反
対となるように積層した後、焼成することにより積層型
ＰＴＣサーミスタが得られる。
【００３０】尚、必要に応じて積層型ＰＴＣサーミスタ
の最下部に配置されるＰＴＣセラミック基板１の下面に
は、対向電極２ａ，２ｂを電極形成工程において形成し
ておいてもよい。
の最下部に配置されるＰＴＣセラミック基板１の下面に
は、対向電極２ａ，２ｂを電極形成工程において形成し
ておいてもよい。
【００３１】以上のように本実施の形態によれば、室温
抵抗値が小さく、抵抗値の立ち上がり幅が大きいととも
に、信頼性の高い積層型ＰＴＣサーミスタを簡便に製造
することができる。
抵抗値が小さく、抵抗値の立ち上がり幅が大きいととも
に、信頼性の高い積層型ＰＴＣサーミスタを簡便に製造
することができる。
【００３２】尚、本実施の形態におけるＰＴＣセラミッ
ク基板は、形状が矩形のものを用いて説明したが、円形
の形状を有するものでもよい。さらに、本実施の形態に
おいては、積層焼成工程の後、必要に応じて最上部及び
最下部のＰＴＣセラミック基板の電極にリード線を配設
してもよい。
ク基板は、形状が矩形のものを用いて説明したが、円形
の形状を有するものでもよい。さらに、本実施の形態に
おいては、積層焼成工程の後、必要に応じて最上部及び
最下部のＰＴＣセラミック基板の電極にリード線を配設
してもよい。
【００３３】以下に、本発明を実施例を用いてより詳細
に説明する。
に説明する。
【００３４】
【実施例】純度９９％以上のＢａＣＯ3０．８３モル
と、純度９９％以上のＴｉＯ2１．０１モルと、純度９
９％以上のＳｒＣＯ3０．０１モルと、純度９９％以上
のＣａＣＯ3０．１６モルと、純度９５％以上のＳｉＯ2
０．０３モルと、純度９９％のＭｎＣＯ3０．０００７
モルと、純度９９％以上のＹ2Ｏ3０．００２２モルを精
密天秤にて秤量し、ポットミル内でジルコニアボールを
用いて２４時間〜４８時間湿式混合した後、乾燥した一
次組成物を得た。この一次組成物を１０００℃〜１２５
０℃で３時間〜６時間仮焼した後、仮焼した一次組成物
の粉体をポットミルにて再度湿式粉砕してから乾燥し
た。
と、純度９９％以上のＴｉＯ2１．０１モルと、純度９
９％以上のＳｒＣＯ3０．０１モルと、純度９９％以上
のＣａＣＯ3０．１６モルと、純度９５％以上のＳｉＯ2
０．０３モルと、純度９９％のＭｎＣＯ3０．０００７
モルと、純度９９％以上のＹ2Ｏ3０．００２２モルを精
密天秤にて秤量し、ポットミル内でジルコニアボールを
用いて２４時間〜４８時間湿式混合した後、乾燥した一
次組成物を得た。この一次組成物を１０００℃〜１２５
０℃で３時間〜６時間仮焼した後、仮焼した一次組成物
の粉体をポットミルにて再度湿式粉砕してから乾燥し
た。
【００３５】このようにして得られた粉体１００ｇをイ
ソプロピルアルコールとメチルエチルケトンを１：１で
混合した溶媒５０ｇ〜７０ｇ中に分散させ、有機バイン
ダー７ｇ〜１１ｇを加えて２４時間以上混合後、スリッ
プキャスティング法にて０．５ｍｍ〜１．０ｍｍの厚み
のグリーンシートを作製した。
ソプロピルアルコールとメチルエチルケトンを１：１で
混合した溶媒５０ｇ〜７０ｇ中に分散させ、有機バイン
ダー７ｇ〜１１ｇを加えて２４時間以上混合後、スリッ
プキャスティング法にて０．５ｍｍ〜１．０ｍｍの厚み
のグリーンシートを作製した。
【００３６】このグリーンシートを金型にてプレス加工
してから、１３００℃〜１３５０℃にて１時間焼成し、
縦５ｍｍ、横２ｍｍ、厚み０．０２ｍｍの絶縁層が一体
に形成された縦５ｍｍ、横１５ｍｍ、厚み０．２ｍｍの
図２に示したようなＰＴＣセラミック基板を得た。
してから、１３００℃〜１３５０℃にて１時間焼成し、
縦５ｍｍ、横２ｍｍ、厚み０．０２ｍｍの絶縁層が一体
に形成された縦５ｍｍ、横１５ｍｍ、厚み０．２ｍｍの
図２に示したようなＰＴＣセラミック基板を得た。
【００３７】このＰＴＣセラミック基板の絶縁層が形成
されている面及び両側面に、図３に示したように銀電極
をスクリーン印刷してから８０℃で半乾燥した。さら
に、電極が形成されたＰＴＣセラミック基板を図４に示
したように積層した後、５００℃で１５分間焼成して一
体化するとともに、銀電極が電気的に並列に接続された
積層型ＰＴＣサーミスタを作製した。
されている面及び両側面に、図３に示したように銀電極
をスクリーン印刷してから８０℃で半乾燥した。さら
に、電極が形成されたＰＴＣセラミック基板を図４に示
したように積層した後、５００℃で１５分間焼成して一
体化するとともに、銀電極が電気的に並列に接続された
積層型ＰＴＣサーミスタを作製した。
【００３８】尚、この積層型ＰＴＣサーミスタの寸法
は、縦５ｍｍ、横１５ｍｍ、厚み３ｍｍであり、室温に
おける抵抗値は０．０８Ωであった。
は、縦５ｍｍ、横１５ｍｍ、厚み３ｍｍであり、室温に
おける抵抗値は０．０８Ωであった。
【００３９】この積層型ＰＴＣサーミスタの抵抗値を種
々の温度で４端子法により測定した結果を図５に示し
た。
々の温度で４端子法により測定した結果を図５に示し
た。
【００４０】図５は、本実施例における積層型ＰＴＣサ
ーミスタの抵抗値と温度の関係図である。図５の結果か
ら明らかなように、本実施例における積層型ＰＴＣサー
ミスタの抵抗値は、室温では０．０８Ωと低いが、１２
０℃付近から抵抗値が急激に上昇するＰＴＣ特性を示
し、かつ２００℃付近において室温に比べて５桁ほど大
きい抵抗値を示した。
ーミスタの抵抗値と温度の関係図である。図５の結果か
ら明らかなように、本実施例における積層型ＰＴＣサー
ミスタの抵抗値は、室温では０．０８Ωと低いが、１２
０℃付近から抵抗値が急激に上昇するＰＴＣ特性を示
し、かつ２００℃付近において室温に比べて５桁ほど大
きい抵抗値を示した。
【００４１】
【発明の効果】以上のように本発明の積層型ＰＴＣサー
ミスタによれば、積層型ＰＴＣサーミスタの室温抵抗値
を小さく、かつ抵抗値の立ち上がり幅を大きくできると
ともに、信頼性を向上させることができることから、こ
れを用いる電子機器の異常な温度上昇時の回路保護に対
する信頼性が向上するという優れた効果を有する。ま
た、室温での抵抗値をより小さくし、かつ抵抗値の立ち
上がり幅を５桁から６桁程度まで大きくすることができ
ることから、電子機器の急激な温度上昇時における回路
保護に対応することができるという優れた効果が得られ
る。
ミスタによれば、積層型ＰＴＣサーミスタの室温抵抗値
を小さく、かつ抵抗値の立ち上がり幅を大きくできると
ともに、信頼性を向上させることができることから、こ
れを用いる電子機器の異常な温度上昇時の回路保護に対
する信頼性が向上するという優れた効果を有する。ま
た、室温での抵抗値をより小さくし、かつ抵抗値の立ち
上がり幅を５桁から６桁程度まで大きくすることができ
ることから、電子機器の急激な温度上昇時における回路
保護に対応することができるという優れた効果が得られ
る。
【００４２】また、本発明の積層型ＰＴＣサーミスタの
製造方法によれば、室温抵抗値が小さく、抵抗値の立ち
上がり幅が大きいとともに、信頼性の高い積層型ＰＴＣ
サーミスタを簡便に製造することができることから、こ
のような特性を有する積層型ＰＴＣサーミスタの製造コ
ストを低減し、製造工程における作業効率を向上させる
ことができるという優れた効果が得られる。
製造方法によれば、室温抵抗値が小さく、抵抗値の立ち
上がり幅が大きいとともに、信頼性の高い積層型ＰＴＣ
サーミスタを簡便に製造することができることから、こ
のような特性を有する積層型ＰＴＣサーミスタの製造コ
ストを低減し、製造工程における作業効率を向上させる
ことができるという優れた効果が得られる。
【図１】本発明の一実施の形態における積層型ＰＴＣサ
ーミスタの断面図
ーミスタの断面図
【図２】本発明の一実施の形態による積層型ＰＴＣサー
ミスタの製造方法におけるＰＴＣセラミック基板の斜視
図
ミスタの製造方法におけるＰＴＣセラミック基板の斜視
図
【図３】本発明の一実施の形態による積層型ＰＴＣサー
ミスタの製造方法における内部電極及び側部電極が形成
されたＰＴＣセラミック基板の斜視図
ミスタの製造方法における内部電極及び側部電極が形成
されたＰＴＣセラミック基板の斜視図
【図４】本発明の一実施の形態による積層型ＰＴＣサー
ミスタの製造方法におけるＰＴＣセラミック基板の積層
順序を示す斜視図
ミスタの製造方法におけるＰＴＣセラミック基板の積層
順序を示す斜視図
【図５】本実施例における積層型ＰＴＣサーミスタの抵
抗値と温度の関係図
抗値と温度の関係図
【図６】従来の積層型ＰＴＣサーミスタの断面図
１ ＰＴＣセラミック基板 ２ａ、２ｂ 対向電極 ３ａ、３ｂ 側部電極 ４ 内部電極 ５ 絶縁層 ６ 空隙
Claims (4)
- 【請求項１】ＰＴＣセラミック基板の上面又は下面の一
部に形成された内部電極と、前記ＰＴＣセラミック基板
の前記上面又は前記下面の他部分に前記ＰＴＣセラミッ
ク基板と同一組成でかつ一体に形成された絶縁層と、を
備えた前記ＰＴＣセラミック基板が積層され、前記内部
電極が、積層された前記ＰＴＣセラミック基板の両側面
に形成された側部電極を介して、積層された前記ＰＴＣ
セラミック基板の最上面及び最下面に形成された対向電
極と並列に接続されていることを特徴とする積層型ＰＴ
Ｃサーミスタ。 - 【請求項２】前記内部電極と前記側部電極と前記対向電
極のいずれか１つ以上が、銀、亜鉛、アルミニウムのい
ずれか１つからなることを特徴とする請求項１に記載の
積層型ＰＴＣサーミスタ。 - 【請求項３】上面又は下面の一端部に絶縁層を有するＰ
ＴＣセラミック基板を作製する基板作製工程と、前記Ｐ
ＴＣセラミック基板の前記絶縁層が形成された前記上面
又は前記下面の前記絶縁層以外の部分及び前記ＰＴＣセ
ラミック基板の両側面に電極を形成する電極形成工程
と、前記電極が形成された前記ＰＴＣセラミック基板を
積層した後、焼成する積層焼成工程と、を備えたことを
特徴とする積層型ＰＴＣサーミスタの製造方法。 - 【請求項４】前記電極が、銀、亜鉛、アルミニウムのい
ずれか１つからなることを特徴とする請求項３に記載の
積層型ＰＴＣサーミスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165674A JPH1012404A (ja) | 1996-06-26 | 1996-06-26 | 積層型ｐｔｃサーミスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8165674A JPH1012404A (ja) | 1996-06-26 | 1996-06-26 | 積層型ｐｔｃサーミスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012404A true JPH1012404A (ja) | 1998-01-16 |
Family
ID=15816884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8165674A Pending JPH1012404A (ja) | 1996-06-26 | 1996-06-26 | 積層型ｐｔｃサーミスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012404A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000024010A1 (fr) * | 1998-10-16 | 2000-04-27 | Matsushita Electric Industrial Co., Ltd. | Thermistance a puce ctp |
| US6656304B2 (en) * | 2000-01-14 | 2003-12-02 | Sony Chemicals Corp. | Method for manufacturing a PTC element |
| CN109727736A (zh) * | 2017-10-27 | 2019-05-07 | 上海神沃电子有限公司 | 电路保护元件 |
-
1996
- 1996-06-26 JP JP8165674A patent/JPH1012404A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000024010A1 (fr) * | 1998-10-16 | 2000-04-27 | Matsushita Electric Industrial Co., Ltd. | Thermistance a puce ctp |
| US6593844B1 (en) | 1998-10-16 | 2003-07-15 | Matsushita Electric Industrial Co., Ltd. | PTC chip thermistor |
| EP1130606A4 (en) * | 1998-10-16 | 2007-05-02 | Matsushita Electric Industrial Co Ltd | PTC CHIP THERMISTOR |
| US6656304B2 (en) * | 2000-01-14 | 2003-12-02 | Sony Chemicals Corp. | Method for manufacturing a PTC element |
| CN109727736A (zh) * | 2017-10-27 | 2019-05-07 | 上海神沃电子有限公司 | 电路保护元件 |
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