JPH10124200A - 携帯情報端末 - Google Patents
携帯情報端末Info
- Publication number
- JPH10124200A JPH10124200A JP8272530A JP27253096A JPH10124200A JP H10124200 A JPH10124200 A JP H10124200A JP 8272530 A JP8272530 A JP 8272530A JP 27253096 A JP27253096 A JP 27253096A JP H10124200 A JPH10124200 A JP H10124200A
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- JP
- Japan
- Prior art keywords
- speed clock
- low
- cpu
- portable information
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013256 coordination polymer Substances 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000011084 recovery Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】 携帯情報端末の電源電圧の低下時にＣＰＵに
よる電源制御を行う。 【解決手段】 低速クロック１と高速クロック２を接続
したクロック制御部３を有するＡＳＩＣ４とＲＯＭ５と
ＳＲＡＭ６とＤＲＡＭ７とＣＰＵ９をＣＰＵＢＡＳＵ上
に接続する。
よる電源制御を行う。 【解決手段】 低速クロック１と高速クロック２を接続
したクロック制御部３を有するＡＳＩＣ４とＲＯＭ５と
ＳＲＡＭ６とＤＲＡＭ７とＣＰＵ９をＣＰＵＢＡＳＵ上
に接続する。
Description
【０００１】
【発明の属する技術分野】本発明はポケットコンピュー
タ、電子手帳、ＰＨＳなどの携帯情報端末に用いる電源
制御装置およびその制御方法に関する。
タ、電子手帳、ＰＨＳなどの携帯情報端末に用いる電源
制御装置およびその制御方法に関する。
【０００２】
【従来の技術】従来の携帯情報端末においては、電池寿
命を少しでも延ばすために、低消費電力実現のための制
御を行っている。特に電源制御の方法としては、メイン
ＣＰＵによる制御のみでは徹底した低消費電力を実現す
ることはできないため、メインＣＰＵのＳ／Ｗ制御では
補えない部分を捕捉する手段として、ＡＳＩＣや１チッ
プマイコン等を使用していた。
命を少しでも延ばすために、低消費電力実現のための制
御を行っている。特に電源制御の方法としては、メイン
ＣＰＵによる制御のみでは徹底した低消費電力を実現す
ることはできないため、メインＣＰＵのＳ／Ｗ制御では
補えない部分を捕捉する手段として、ＡＳＩＣや１チッ
プマイコン等を使用していた。
【０００３】
【発明が解決しようとする課題】従来の携帯情報端末に
おいては、ＡＳＩＣを使用した場合、細かい制御の変更
を行うことが困難であり、制御の変更を行う場合はＡＳ
ＩＣを改版し実装しなおさなければならないと言う課題
があった。
おいては、ＡＳＩＣを使用した場合、細かい制御の変更
を行うことが困難であり、制御の変更を行う場合はＡＳ
ＩＣを改版し実装しなおさなければならないと言う課題
があった。
【０００４】また、１チップマイコンを使用する場合、
１チップマイコン素子分の実装面積が必要であり、携帯
性が重要な商品価値を決める携帯型の情報機器やパーソ
ナルコンピュータには、機体の大きさを左右する問題が
あった。さらに、従来のＣＰＵではクロック周波数をさ
げるとメインＣＰＵが動作できずプログラム動作ができ
ないという問題があった。
１チップマイコン素子分の実装面積が必要であり、携帯
性が重要な商品価値を決める携帯型の情報機器やパーソ
ナルコンピュータには、機体の大きさを左右する問題が
あった。さらに、従来のＣＰＵではクロック周波数をさ
げるとメインＣＰＵが動作できずプログラム動作ができ
ないという問題があった。
【０００５】
【課題を解決するための手段】そこで本発明の携帯情報
端末においては、低速クロックを有するメインＣＰＵの
低速クロック動作時に、電源制御をメインＣＰＵ自身で
おこなうこととしたため、システムがサスペンドする直
前やレジューム直後の低速クロック時に、メインＣＰＵ
による電源制御が可能となる。
端末においては、低速クロックを有するメインＣＰＵの
低速クロック動作時に、電源制御をメインＣＰＵ自身で
おこなうこととしたため、システムがサスペンドする直
前やレジューム直後の低速クロック時に、メインＣＰＵ
による電源制御が可能となる。
【０００６】さらに電源制御を行うＳ／ＷはＲＯＭに書
き込まれたプログラムを実行することにより行う。また
ＳＲＡＭ内に書き込まれた第２のプログラムによりＲＯ
Ｍに書き込まれた第１のプログラムを補正し電源制御す
ることができる。
き込まれたプログラムを実行することにより行う。また
ＳＲＡＭ内に書き込まれた第２のプログラムによりＲＯ
Ｍに書き込まれた第１のプログラムを補正し電源制御す
ることができる。
【０００７】
【発明の実施の形態】本願発明の携帯情報端末において
は、システム上のＳ／ＷはＤＲＡＭで高速に動作させ
る。一定時間以上なにも動作するＳ／Ｗがはっせいしな
かった場合に、システムをサスペンド状態へ移行させる
が、この際、Ｓ／ＷはＲＯＭにジャンプしてそこで実行
する。サスペンドの処理は、 （１）スタックをＤＲＡＭからＳＲＡＭに切り替える。 （２）周辺デバイスの電源制御を行う （３）ＣＰＵを低速クロックに切り替える （４）クロックを停止させる。
は、システム上のＳ／ＷはＤＲＡＭで高速に動作させ
る。一定時間以上なにも動作するＳ／Ｗがはっせいしな
かった場合に、システムをサスペンド状態へ移行させる
が、この際、Ｓ／ＷはＲＯＭにジャンプしてそこで実行
する。サスペンドの処理は、 （１）スタックをＤＲＡＭからＳＲＡＭに切り替える。 （２）周辺デバイスの電源制御を行う （３）ＣＰＵを低速クロックに切り替える （４）クロックを停止させる。
【０００８】ここでレジューム要因が発生すると、Ｈ／
Ｗ（ＡＳＩＣ）によりＣＰＵに低速クロックが供給さ
れ、レジューム処理を開始する。ここでレジューム処理
は以下のように行われる。 （５）システムを本当に起動させても良い状態であるか
どうか、電池電圧の回復状態を調べる。 （６）上記で問題が発生した場合は、（４）を実行して
再びサスペンドさせる。 （７）周辺デバイスの電源制御を行う。 （８）スタックをＤＲＡＭに戻す。 （９）ＤＲＡＭにジャンプしてレジューム処理を終了す
る。
Ｗ（ＡＳＩＣ）によりＣＰＵに低速クロックが供給さ
れ、レジューム処理を開始する。ここでレジューム処理
は以下のように行われる。 （５）システムを本当に起動させても良い状態であるか
どうか、電池電圧の回復状態を調べる。 （６）上記で問題が発生した場合は、（４）を実行して
再びサスペンドさせる。 （７）周辺デバイスの電源制御を行う。 （８）スタックをＤＲＡＭに戻す。 （９）ＤＲＡＭにジャンプしてレジューム処理を終了す
る。
【０００９】
【実施例】実施例について図面を参照して説明すると、
図１において、低速クロック１と高速クロック２により
クロックを制御するクロック制御部３を有するＡＳＩＣ
４と、ＡＳＩＣ４に接続されたＣＰＵバス上のＲＯＭ５
とＳＲＡＭ６とＤＲＡＭ７と周辺デバイス８を有し、高
速クロックと低速クロックで動作するＣＰＵ９を接続す
る。ここでＳＲＡＭ６はサブバッテリーによるバックア
ップを搭載する。
図１において、低速クロック１と高速クロック２により
クロックを制御するクロック制御部３を有するＡＳＩＣ
４と、ＡＳＩＣ４に接続されたＣＰＵバス上のＲＯＭ５
とＳＲＡＭ６とＤＲＡＭ７と周辺デバイス８を有し、高
速クロックと低速クロックで動作するＣＰＵ９を接続す
る。ここでＳＲＡＭ６はサブバッテリーによるバックア
ップを搭載する。
【００１０】
【発明の効果】本発明は以上説明したような携帯で実施
され、以下に記載されるような効果を奏する。ＡＳＩＣ
によって行っていた低速クロック時の電源制御をメイン
ＣＰＵによって行うことにより、詳細な制御がプログラ
ミング可能となりメンテナンス性能が向上する。
され、以下に記載されるような効果を奏する。ＡＳＩＣ
によって行っていた低速クロック時の電源制御をメイン
ＣＰＵによって行うことにより、詳細な制御がプログラ
ミング可能となりメンテナンス性能が向上する。
【００１１】ＡＳＩＣの機能削減に伴いゲート数が減少
する。通常、電源制御は開発の終了時点まで機能の追加
変更が行われることが多く、ハードウエアの変更なしに
これらの対応が可能となる点で、極めて大きな効果があ
る。
する。通常、電源制御は開発の終了時点まで機能の追加
変更が行われることが多く、ハードウエアの変更なしに
これらの対応が可能となる点で、極めて大きな効果があ
る。
【００１２】１チップマイコン搭載のための面積が必要
なくなり、手帳サイズの携帯情報端末の実現が容易とな
る。
なくなり、手帳サイズの携帯情報端末の実現が容易とな
る。
【図１】本発明のブロック図である。
１ 低速クロック ２ 高速クロック ３ クロック制御部 ４ ＡＳＩＣ ５ ＲＯＭ ６ ＳＲＡＭ ７ ＤＲＡＭ ８ 周辺デバイス ９ ＣＰＵ
Claims (5)
- 【請求項１】 ＣＰＵと、 低速クロック（１）と高速クロック（２）を切り替える
クロック制御部（３）と、 前記ＣＰＵのＢＵＳに接続されたＲＯＭ（５）とＳＲＡ
Ｍ（６）とＤＲＡＭ（７）と、 前記クロック制御部（３）が前記ＣＰＵのＢＵＳに接続
されている携帯情報端末。 - 【請求項２】 クロックを高速クロックから低速クロッ
ク又は、低速クロックから高速クロックに切替える手段
と、 前記低速クロック時に動作し電圧制御を行うメインＣＰ
Ｕ（９）を有する携帯情報端末。 - 【請求項３】 電源電圧低下時にクロックを高速クロッ
クから低速クロックに切替える手段と、 前記低速クロック時に動作し電圧制御を行うメインＣＰ
Ｕ（９）を有する携帯情報端末。 - 【請求項４】 ＲＯＭ内に書き込まれたプログラムによ
り電源の制御を行うメインＣＰＵ（９）を有する携帯情
報端末。 - 【請求項５】 ＲＯＭ内に書き込まれた第１のプログラ
ムとＳＲＡＭ内に書き込まれた第２のプログラムにより
電源の制御を行うメインＣＰＵ（９）を有する携帯情報
端末。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272530A JPH10124200A (ja) | 1996-10-15 | 1996-10-15 | 携帯情報端末 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272530A JPH10124200A (ja) | 1996-10-15 | 1996-10-15 | 携帯情報端末 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124200A true JPH10124200A (ja) | 1998-05-15 |
Family
ID=17515185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8272530A Pending JPH10124200A (ja) | 1996-10-15 | 1996-10-15 | 携帯情報端末 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10124200A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002140130A (ja) * | 2000-08-03 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | スペクトル拡散クロック・システムにおけるクロック変調と電源変調の同期を取る方法及び装置 |
| US6681336B1 (en) | 1999-06-18 | 2004-01-20 | Kabushiki Kaisha Toshiba | System and method for implementing a user specified processing speed in a computer system and for overriding the user specified processing speed during a startup and shutdown process |
| US7023747B2 (en) | 2000-11-29 | 2006-04-04 | Nec Electronics Corp. | Semiconductor memory device and address conversion circuit |
-
1996
- 1996-10-15 JP JP8272530A patent/JPH10124200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681336B1 (en) | 1999-06-18 | 2004-01-20 | Kabushiki Kaisha Toshiba | System and method for implementing a user specified processing speed in a computer system and for overriding the user specified processing speed during a startup and shutdown process |
| JP2002140130A (ja) * | 2000-08-03 | 2002-05-17 | Internatl Business Mach Corp <Ibm> | スペクトル拡散クロック・システムにおけるクロック変調と電源変調の同期を取る方法及び装置 |
| US7023747B2 (en) | 2000-11-29 | 2006-04-04 | Nec Electronics Corp. | Semiconductor memory device and address conversion circuit |
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