JPH10125097A - 半導体装置の内部電源制御回路 - Google Patents
半導体装置の内部電源制御回路Info
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Abstract
(57)【要約】
【課題】 漏れ電流の不良に対する分析能力を向上させ
うる半導体装置の内部電源制御回路を提供する。 【解決手段】 多数のメモリセルアレーを含む半導体装
置１００において、半導体装置１００の外部から印加さ
れる電源電圧を前記メモリセルアレー１２０Ａ〜１２０
Ｄの駆動に好適な電圧に変換する内部電圧発生器１３０
と、それぞれ前記メモリセルアレーに連結されている多
数のアレー電源供給ライン２３０Ａ〜２３０Ｄと、内部
電圧発生器１３０に連結されている内部電源供給ライン
１５０と、それぞれ前記メモリセルアレーに対応して形
成されている多数の制御用のパッドＰＡＤ−Ａ〜ＰＡＤ
−Ｄと、それぞれ前記アレー電源供給ラインと前記内部
電源供給ラインとの間に連結されており、対応する制御
用のパッドに印加される信号に応じてオン／オフ動作を
行う多数の内部電源スイッチング素子２１０Ａ〜２１Ｄ
とを備えた半導体装置の内部電源制御回路。
うる半導体装置の内部電源制御回路を提供する。 【解決手段】 多数のメモリセルアレーを含む半導体装
置１００において、半導体装置１００の外部から印加さ
れる電源電圧を前記メモリセルアレー１２０Ａ〜１２０
Ｄの駆動に好適な電圧に変換する内部電圧発生器１３０
と、それぞれ前記メモリセルアレーに連結されている多
数のアレー電源供給ライン２３０Ａ〜２３０Ｄと、内部
電圧発生器１３０に連結されている内部電源供給ライン
１５０と、それぞれ前記メモリセルアレーに対応して形
成されている多数の制御用のパッドＰＡＤ−Ａ〜ＰＡＤ
−Ｄと、それぞれ前記アレー電源供給ラインと前記内部
電源供給ラインとの間に連結されており、対応する制御
用のパッドに印加される信号に応じてオン／オフ動作を
行う多数の内部電源スイッチング素子２１０Ａ〜２１Ｄ
とを備えた半導体装置の内部電源制御回路。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の内部電
源制御回路及びその方法に係り、特に半導体メモリ装置
の漏れ電流の不良に対する分析能力を向上させ得る内部
電源制御回路及びその方法に関する。
源制御回路及びその方法に係り、特に半導体メモリ装置
の漏れ電流の不良に対する分析能力を向上させ得る内部
電源制御回路及びその方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のような半導体装置は高容量化及び高集積化に伴
い、製造工程後の正常的な動作遂行の可否と誤動作の原
因を分析することが重要である。特に、半導体装置を開
発する初期には、試製品に対してこのような分析を様々
に施して完全に正常的に動作できる製品を開発すべきで
あるので、その分析に長い時間がかかる。その分析過程
には、半導体装置の内部に供給される電源電圧のレベル
を変更しながら、各回路の動作の特性及び誤動作の可否
をテストすることが含まれる。
ry）のような半導体装置は高容量化及び高集積化に伴
い、製造工程後の正常的な動作遂行の可否と誤動作の原
因を分析することが重要である。特に、半導体装置を開
発する初期には、試製品に対してこのような分析を様々
に施して完全に正常的に動作できる製品を開発すべきで
あるので、その分析に長い時間がかかる。その分析過程
には、半導体装置の内部に供給される電源電圧のレベル
を変更しながら、各回路の動作の特性及び誤動作の可否
をテストすることが含まれる。
【０００３】図１は従来の半導体装置の内部電源制御回
路及びその関連部分を示す。同図を参照すれば、正常動
作時では、半導体装置１１０の内部に含まれた内部電圧
発生器１３０から発生された内部電源電圧は内部電源供
給ライン１５０を通して各メモリセルアレー１２０Ａ，
１２０Ｂ，１２０Ｃ，１２０Ｄに供給される。一方、半
導体装置の動作特性に対する分析段階では、内部電圧発
生器１３０から発生された電源を供給しながら、各メモ
リセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ
をテストするのみならず、内部電圧発生器１３０をディ
スエーブルさせるか、或いは、アイソレーションさせた
状態で、パッド１４０を通して外部電源電圧を印加しな
がら、半導体装置をテストする。
路及びその関連部分を示す。同図を参照すれば、正常動
作時では、半導体装置１１０の内部に含まれた内部電圧
発生器１３０から発生された内部電源電圧は内部電源供
給ライン１５０を通して各メモリセルアレー１２０Ａ，
１２０Ｂ，１２０Ｃ，１２０Ｄに供給される。一方、半
導体装置の動作特性に対する分析段階では、内部電圧発
生器１３０から発生された電源を供給しながら、各メモ
リセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ
をテストするのみならず、内部電圧発生器１３０をディ
スエーブルさせるか、或いは、アイソレーションさせた
状態で、パッド１４０を通して外部電源電圧を印加しな
がら、半導体装置をテストする。
【０００４】しかしながら、図１に示したように、内部
電源供給ライン１５０は各メモリセルアレー１２０Ａ，
１２０Ｂ，１２０Ｃ，１２０Ｄに共通に連結されてい
る。したがって、任意の電源電圧のレベルが非正常的で
あるか、或いは、半導体装置の電流値が非正常的の場
合、即ち、テスト段階で不良が発生するとき、不良を引
き起こす原因を決めることが容易でないという短所があ
る。特に、半導体装置の開発初期に度々発生する不良で
ある電源ブリッジ及び電流の漏れなどがあるとき、漏れ
電流の正確なソースを容易に探しにくいという問題があ
る。これにより、開発段階に長い時間がかかる。
電源供給ライン１５０は各メモリセルアレー１２０Ａ，
１２０Ｂ，１２０Ｃ，１２０Ｄに共通に連結されてい
る。したがって、任意の電源電圧のレベルが非正常的で
あるか、或いは、半導体装置の電流値が非正常的の場
合、即ち、テスト段階で不良が発生するとき、不良を引
き起こす原因を決めることが容易でないという短所があ
る。特に、半導体装置の開発初期に度々発生する不良で
ある電源ブリッジ及び電流の漏れなどがあるとき、漏れ
電流の正確なソースを容易に探しにくいという問題があ
る。これにより、開発段階に長い時間がかかる。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、容易にパワーブリッジ及び電流の不良現象に対
する分析が行える半導体装置の内部電源制御回路を提供
することにある。
目的は、容易にパワーブリッジ及び電流の不良現象に対
する分析が行える半導体装置の内部電源制御回路を提供
することにある。
【０００６】本発明の他の目的は、半導体装置の開発期
間を短縮させうる半導体装置の内部電源制御回路を提供
することにある。
間を短縮させうる半導体装置の内部電源制御回路を提供
することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体装置の内部電源制御回路は、多数
のメモリセルアレーを含む半導体装置において、外部か
ら印加される電源電圧を前記内部回路ブロックの駆動に
好適な電圧に変更する内部電圧発生器と、それぞれ内部
回路ブロックに連結されている多数のブロック電源供給
ラインと、内部電圧発生器に連結されている内部電源供
給ラインと、それぞれ前記内部回路ブロックに対応して
形成されている多数の制御用のパッドと、それぞれブロ
ック電源供給ラインと内部電源供給ラインとの間に連結
されており、対応する制御用のパッドに印加される信号
に応じてオン／オフ動作を行う多数の内部電源スイッチ
ング素子と、それぞれブロック電源供給ラインと制御用
のパッドとの間に連結されており、制御用のパッドに印
加される信号に応じて、これをブロック電源供給ライン
を通して供給する多数の電源供給スイッチング部と、そ
れぞれ制御用のパッドのうち、二つの信号を入力してア
レー電源供給ライン連結信号を発生する多数の論理ゲー
トと、それぞれ対応するブロック電源供給ラインの間に
連結されており、対応する論理ゲートの出力に応じてオ
ン／オフ動作を行う多数のブロック電源供給ライン連結
素子とを備え、正常動作では、内部電源スイッチング素
子が“オン”となり、内部電圧発生器から発生された電
源電圧が前記ブロック電源供給ラインを通して前記内部
回路ブロックに印加され、テスト動作では、内部電源ス
イッチング素子が“オフ”となり、対応する前記制御用
のパッドから印加される電源電圧が前記対応するブロッ
ク電源供給ラインを通して前記対応する内部メモリブロ
ックに印加されることを特徴とする。
に本発明による半導体装置の内部電源制御回路は、多数
のメモリセルアレーを含む半導体装置において、外部か
ら印加される電源電圧を前記内部回路ブロックの駆動に
好適な電圧に変更する内部電圧発生器と、それぞれ内部
回路ブロックに連結されている多数のブロック電源供給
ラインと、内部電圧発生器に連結されている内部電源供
給ラインと、それぞれ前記内部回路ブロックに対応して
形成されている多数の制御用のパッドと、それぞれブロ
ック電源供給ラインと内部電源供給ラインとの間に連結
されており、対応する制御用のパッドに印加される信号
に応じてオン／オフ動作を行う多数の内部電源スイッチ
ング素子と、それぞれブロック電源供給ラインと制御用
のパッドとの間に連結されており、制御用のパッドに印
加される信号に応じて、これをブロック電源供給ライン
を通して供給する多数の電源供給スイッチング部と、そ
れぞれ制御用のパッドのうち、二つの信号を入力してア
レー電源供給ライン連結信号を発生する多数の論理ゲー
トと、それぞれ対応するブロック電源供給ラインの間に
連結されており、対応する論理ゲートの出力に応じてオ
ン／オフ動作を行う多数のブロック電源供給ライン連結
素子とを備え、正常動作では、内部電源スイッチング素
子が“オン”となり、内部電圧発生器から発生された電
源電圧が前記ブロック電源供給ラインを通して前記内部
回路ブロックに印加され、テスト動作では、内部電源ス
イッチング素子が“オフ”となり、対応する前記制御用
のパッドから印加される電源電圧が前記対応するブロッ
ク電源供給ラインを通して前記対応する内部メモリブロ
ックに印加されることを特徴とする。
【０００８】半導体装置が半導体メモリ装置の場合、前
記内部回路ブロックはメモリセルアレーに相応するが、
ブロック電源供給ラインはアレー電源供給ラインとな
る。
記内部回路ブロックはメモリセルアレーに相応するが、
ブロック電源供給ラインはアレー電源供給ラインとな
る。
【０００９】内部電源スイッチング素子は、それぞれ内
部電源供給ラインにそのソースが連結され、そのドレイ
ンが対応する前記アレー電源供給ラインに連結され、そ
のゲートが対応する制御用のパッドに連結されているＰ
ＭＯＳトランジスタから構成される。電源供給スイッチ
ング部は、制御用のパッドの信号を反転するインバータ
と、そのソースが制御用のパッドに連結され、そのドレ
インが対応するアレー電源供給ラインに連結され、その
ゲートにインバータの出力が印加されるＰＭＯＳトラン
ジスタと、そのドレインが制御用のパッドに連結され、
そのソースが接地され、そのゲートにインバータの出力
が印加されるＮＭＯＳトランジスタとから構成される。
論理ゲートは、それぞれ対応する制御用のパッドの信号
を反転入力するＮＡＮＤゲートから構成され、アレー電
源供給ライン連結素子は、それぞれ対応するアレー電源
供給ラインにそのドレイン及びソースが連結されてお
り、そのゲートに対応するＮＡＮＤゲートの出力が印加
されるＰＭＯＳトランジスタから構成される。
部電源供給ラインにそのソースが連結され、そのドレイ
ンが対応する前記アレー電源供給ラインに連結され、そ
のゲートが対応する制御用のパッドに連結されているＰ
ＭＯＳトランジスタから構成される。電源供給スイッチ
ング部は、制御用のパッドの信号を反転するインバータ
と、そのソースが制御用のパッドに連結され、そのドレ
インが対応するアレー電源供給ラインに連結され、その
ゲートにインバータの出力が印加されるＰＭＯＳトラン
ジスタと、そのドレインが制御用のパッドに連結され、
そのソースが接地され、そのゲートにインバータの出力
が印加されるＮＭＯＳトランジスタとから構成される。
論理ゲートは、それぞれ対応する制御用のパッドの信号
を反転入力するＮＡＮＤゲートから構成され、アレー電
源供給ライン連結素子は、それぞれ対応するアレー電源
供給ラインにそのドレイン及びソースが連結されてお
り、そのゲートに対応するＮＡＮＤゲートの出力が印加
されるＰＭＯＳトランジスタから構成される。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。
明の実施の形態を詳しく説明する。
【００１１】図２は本発明の一実施例による半導体装置
の内部電源制御回路及びその関連部分を示す。同図を参
照すれば、多数のメモリセルアレー１２０Ａ，１２０
Ｂ，１２０Ｃ，１２０Ｄには、それぞれアレー電源供給
ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄが連結
されている。かつ、メモリセルアレーに対応して内部電
源スイッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２
１０Ｄ及び電源供給スイッチング部２２０Ａ，２２０
Ｂ，２２０Ｃ，２２０Ｄが形成されている。内部電源ス
イッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２１０
ＤはそれぞれＰＭＯＳトランジスタから構成される。内
部電源スイッチング素子を構成するＰＭＯＳトランジス
タのソースは内部電源供給ライン１５０に連結されてお
り、そのドレインは対応するアレー電源供給ラインに連
結され、ゲートは対応する制御用のパッドに連結され
る。制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−
Ｃ，ＰＡＤ−Ｄは、テストを行うとき、外部電源が直接
に供給されうる端子である。電源供給スイッチング部２
２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄは、それぞれＰ
ＭＯＳトランジスタ２２１、ＮＭＯＳトランジスタ２２
２及びインバータ２２３から構成されている。
の内部電源制御回路及びその関連部分を示す。同図を参
照すれば、多数のメモリセルアレー１２０Ａ，１２０
Ｂ，１２０Ｃ，１２０Ｄには、それぞれアレー電源供給
ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄが連結
されている。かつ、メモリセルアレーに対応して内部電
源スイッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２
１０Ｄ及び電源供給スイッチング部２２０Ａ，２２０
Ｂ，２２０Ｃ，２２０Ｄが形成されている。内部電源ス
イッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２１０
ＤはそれぞれＰＭＯＳトランジスタから構成される。内
部電源スイッチング素子を構成するＰＭＯＳトランジス
タのソースは内部電源供給ライン１５０に連結されてお
り、そのドレインは対応するアレー電源供給ラインに連
結され、ゲートは対応する制御用のパッドに連結され
る。制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−
Ｃ，ＰＡＤ−Ｄは、テストを行うとき、外部電源が直接
に供給されうる端子である。電源供給スイッチング部２
２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄは、それぞれＰ
ＭＯＳトランジスタ２２１、ＮＭＯＳトランジスタ２２
２及びインバータ２２３から構成されている。
【００１２】電源供給スイッチング部２２０Ａにおいて
は、インバータ２２３に対応する制御用のパッドＰＡＤ
−Ａに印加される信号を反転する。ＰＭＯＳトランジス
タ２２１においては、そのソースが対応する制御用のパ
ッドＰＡＤ−Ａに連結されており、そのドレインが対応
するアレー電源ライン２３０Ａに連結されており、その
ゲートにはインバータ２２３の出力が印加される。これ
により、制御用のパッドＰＡＤ−Ａに“ハイ”レベルの
信号が印加されると、インバータ２２３の出力は“ロ
ー”レベルとなる。インバータ２２３の出力が“ロー”
レベルであれば、ＰＭＯＳトランジスタ２２１が“オ
ン”となり、アレー電源供給ライン２３０Ａは制御用の
パッドＰＡＤ−Ａに連結されることにより、制御用のパ
ッドＰＡＤ−Ａに印加される信号が電源としてメモリセ
ルアレー１２０Ａに供給される。電源供給スイッチング
部２２０ＡのＮＭＯＳトランジスタ２２２においては、
そのドレインが制御用のパッドＰＡＤ−Ａに連結され、
そのソースが接地され、ゲートにインバータ２２３の出
力が印加される。したがって、制御用のパッドＰＡＤ−
Ａに印加される信号が“ロー”レベルのとき、インバー
タ２２３の出力は“ハイ”レベルとなる。これにより、
ＮＭＯＳトランジスタ２２２が“オン”となり、制御用
のパッドＰＡＤ−Ａは“ロー”レベルを保持する。内部
電圧発生器１３０は、半導体チップの外部から印加され
る外部電源をメモリセルアレー１２０Ａ，１２０Ｂ，１
２０Ｃ，１２０Ｄの駆動に好適な電圧のレベルに変換す
る。内部電圧発生器１３０は、正常動作時では内部電源
電圧を出力し、テスト段階では選択的にディスエーブル
することが可能である。
は、インバータ２２３に対応する制御用のパッドＰＡＤ
−Ａに印加される信号を反転する。ＰＭＯＳトランジス
タ２２１においては、そのソースが対応する制御用のパ
ッドＰＡＤ−Ａに連結されており、そのドレインが対応
するアレー電源ライン２３０Ａに連結されており、その
ゲートにはインバータ２２３の出力が印加される。これ
により、制御用のパッドＰＡＤ−Ａに“ハイ”レベルの
信号が印加されると、インバータ２２３の出力は“ロ
ー”レベルとなる。インバータ２２３の出力が“ロー”
レベルであれば、ＰＭＯＳトランジスタ２２１が“オ
ン”となり、アレー電源供給ライン２３０Ａは制御用の
パッドＰＡＤ−Ａに連結されることにより、制御用のパ
ッドＰＡＤ−Ａに印加される信号が電源としてメモリセ
ルアレー１２０Ａに供給される。電源供給スイッチング
部２２０ＡのＮＭＯＳトランジスタ２２２においては、
そのドレインが制御用のパッドＰＡＤ−Ａに連結され、
そのソースが接地され、ゲートにインバータ２２３の出
力が印加される。したがって、制御用のパッドＰＡＤ−
Ａに印加される信号が“ロー”レベルのとき、インバー
タ２２３の出力は“ハイ”レベルとなる。これにより、
ＮＭＯＳトランジスタ２２２が“オン”となり、制御用
のパッドＰＡＤ−Ａは“ロー”レベルを保持する。内部
電圧発生器１３０は、半導体チップの外部から印加され
る外部電源をメモリセルアレー１２０Ａ，１２０Ｂ，１
２０Ｃ，１２０Ｄの駆動に好適な電圧のレベルに変換す
る。内部電圧発生器１３０は、正常動作時では内部電源
電圧を出力し、テスト段階では選択的にディスエーブル
することが可能である。
【００１３】図３は本発明の他の実施例による半導体装
置の内部電源制御回路及びその関連部分を示す。同図を
参照すれば、半導体装置の内部電源制御回路は、制御用
のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ
−Ｄと、内部電源スイッチング素子２１０Ａ，２１０
Ｂ，２１０Ｃ，２１０Ｄと、電源供給スイッチング部２
２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄと、アレー電源
供給ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ
と、内部電圧発生器１３０と、内部電源供給ライン１５
０と、論理ゲート２４１，２４２，２４３，２４４と、
アレー電源供給ライン連結素子２５１，２５２，２５
３，２５４とを含む。論理ゲート２４１，２４２，２４
３，２４４はそれぞれＮＡＮＤゲートから構成され、各
ＮＡＮＤゲートの入力には、制御用のパッドＰＡＤ−
Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄのうち、いず
れか二つの信号が反転して印加される。各ＮＡＮＤゲー
トは、制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ
−Ｃ，ＰＡＤ−Ｄのうち、二つから入力された信号に基
づいてアレー電源供給ライン連結信号を発生する。ＮＡ
ＮＤゲートの出力アレー電源供給ライン連結信号は、対
応する制御用のパッドに印加される信号のいずれも“ロ
ー”レベルの場合、“ロー”レベルとなる。各ＮＡＮＤ
ゲートの出力は、対応するアレー電源供給ライン連結素
子２５１，２５２，２５３，２５４のゲートに印加され
る。アレー電源供給ライン連結素子２５１，２５２，２
５３，２５４は、それぞれのソース及びドレインが対応
するアレー電源供給ライン２３０Ａ，２３０Ｂ，２３０
Ｃ，２３０Ｄに連結されている。これにより、対応する
制御用のパッドに印加される信号のいずれも“ロー”レ
ベルのとき、アレー電源供給ライン連結素子が“オン”
となり、対応するアレー電源供給ラインが互いに連結さ
れる。
置の内部電源制御回路及びその関連部分を示す。同図を
参照すれば、半導体装置の内部電源制御回路は、制御用
のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ
−Ｄと、内部電源スイッチング素子２１０Ａ，２１０
Ｂ，２１０Ｃ，２１０Ｄと、電源供給スイッチング部２
２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄと、アレー電源
供給ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ
と、内部電圧発生器１３０と、内部電源供給ライン１５
０と、論理ゲート２４１，２４２，２４３，２４４と、
アレー電源供給ライン連結素子２５１，２５２，２５
３，２５４とを含む。論理ゲート２４１，２４２，２４
３，２４４はそれぞれＮＡＮＤゲートから構成され、各
ＮＡＮＤゲートの入力には、制御用のパッドＰＡＤ−
Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄのうち、いず
れか二つの信号が反転して印加される。各ＮＡＮＤゲー
トは、制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ
−Ｃ，ＰＡＤ−Ｄのうち、二つから入力された信号に基
づいてアレー電源供給ライン連結信号を発生する。ＮＡ
ＮＤゲートの出力アレー電源供給ライン連結信号は、対
応する制御用のパッドに印加される信号のいずれも“ロ
ー”レベルの場合、“ロー”レベルとなる。各ＮＡＮＤ
ゲートの出力は、対応するアレー電源供給ライン連結素
子２５１，２５２，２５３，２５４のゲートに印加され
る。アレー電源供給ライン連結素子２５１，２５２，２
５３，２５４は、それぞれのソース及びドレインが対応
するアレー電源供給ライン２３０Ａ，２３０Ｂ，２３０
Ｃ，２３０Ｄに連結されている。これにより、対応する
制御用のパッドに印加される信号のいずれも“ロー”レ
ベルのとき、アレー電源供給ライン連結素子が“オン”
となり、対応するアレー電源供給ラインが互いに連結さ
れる。
【００１４】図２及び図３においては、半導体メモリ装
置に関連する半導体装置の内部電源制御回路を説明し
た。しかしながら、半導体メモリ装置のみならず、多数
の内部回路ブロックを含む半導体装置にも、図２及び図
３に示した内部電源制御回路が適用されることができ
る。ここで、内部電源制御回路が多数の内部回路ブロッ
クを含む半導体装置に適用されるとき、図２又は図３に
示した装置において、多数のメモリセルアレーは多数の
内部回路ブロックにより取り替えられ、アレー電源供給
ラインは各回路ブロックに内部電源を供給するためのブ
ロック電源供給ラインにより取り替えられる。
置に関連する半導体装置の内部電源制御回路を説明し
た。しかしながら、半導体メモリ装置のみならず、多数
の内部回路ブロックを含む半導体装置にも、図２及び図
３に示した内部電源制御回路が適用されることができ
る。ここで、内部電源制御回路が多数の内部回路ブロッ
クを含む半導体装置に適用されるとき、図２又は図３に
示した装置において、多数のメモリセルアレーは多数の
内部回路ブロックにより取り替えられ、アレー電源供給
ラインは各回路ブロックに内部電源を供給するためのブ
ロック電源供給ラインにより取り替えられる。
【００１５】本発明は上述した実施例に限るものでな
く、多くの変形が本発明の思想内で当分野の通常の知識
を持つ者により可能なのは明らかである。
く、多くの変形が本発明の思想内で当分野の通常の知識
を持つ者により可能なのは明らかである。
【００１６】
【発明の効果】本発明による半導体装置の内部電源制御
回路は、製品開発の初期段階で誤動作の可否及び動作特
性の分析時の所要時間を短縮させうる。かつ、半導体メ
モリ装置などのように高集積化製品に対する特性を分析
するとき、メモリセルアレーの単位で特性分析が可能で
あるため、分析の正確性を高める。
回路は、製品開発の初期段階で誤動作の可否及び動作特
性の分析時の所要時間を短縮させうる。かつ、半導体メ
モリ装置などのように高集積化製品に対する特性を分析
するとき、メモリセルアレーの単位で特性分析が可能で
あるため、分析の正確性を高める。
【図１】 従来の技術による半導体装置の内部電源回路
を示す。
を示す。
【図２】 本発明の一実施例による半導体装置の内部電
源制御回路及びその関連部分を示す。
源制御回路及びその関連部分を示す。
【図３】 本発明の他の実施例による半導体装置の内部
電源制御回路及びその関連部分を示す。
電源制御回路及びその関連部分を示す。
【符号の説明】 １１０ 半導体装置、１２０Ａ，１２０Ｂ，１２０Ｃ，
１２０Ｄ メモリセルアレー、１３０ 内部電圧発生
器、１５０ 内部電源供給ライン、２１０Ａ，２１０
Ｂ，２１０Ｃ，２１０Ｄ 内部電源スイッチング素子、
２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄ 電源供給ス
イッチング部、２２１ ＰＭＯＳトランジスタ、２２２
ＮＭＯＳトランジスタ、２２３ インバータ、２３０
Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ アレー電源供給ラ
イン、ＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−
Ｄ 制御用のパッド
１２０Ｄ メモリセルアレー、１３０ 内部電圧発生
器、１５０ 内部電源供給ライン、２１０Ａ，２１０
Ｂ，２１０Ｃ，２１０Ｄ 内部電源スイッチング素子、
２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄ 電源供給ス
イッチング部、２２１ ＰＭＯＳトランジスタ、２２２
ＮＭＯＳトランジスタ、２２３ インバータ、２３０
Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ アレー電源供給ラ
イン、ＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−
Ｄ 制御用のパッド
Claims (13)
- 【請求項１】 多数のメモリセルアレーを含む半導体装
置において、 前記半導体装置の外部から印加される電源電圧を前記メ
モリセルアレーの駆動に好適な電圧に変換する内部電圧
発生器と、 それぞれ前記メモリセルアレーに連結されている多数の
アレー電源供給ラインと、 前記内部電圧発生器に連結されている内部電源供給ライ
ンと、 それぞれ前記メモリセルアレーに対応して形成されてい
る多数の制御用のパッドと、 それぞれ前記アレー電源供給ラインと前記内部電源供給
ラインとの間に連結されており、対応する制御用のパッ
ドに印加される信号に応じてオン／オフ動作を行う多数
の内部電源スイッチング素子とを備えたことを特徴とす
る半導体装置の内部電源制御回路。 - 【請求項２】 前記内部電源スイッチング素子は、それ
ぞれ前記内部電源供給ラインにそのソースが連結され、
そのドレインが対応する前記アレー電源供給ラインに連
結され、そのゲートが対応する前記制御用のパッドに連
結されているＰＭＯＳトランジスタから構成されたこと
を特徴とする請求項１に記載の半導体装置の内部電源制
御回路。 - 【請求項３】 多数のメモリセルアレーを含む半導体装
置において、 前記半導体装置の外部から印加される電源電圧を前記メ
モリセルアレーの駆動に好適な電圧に変換する内部電圧
発生器と、 それぞれ前記メモリセルアレーに連結されている多数の
アレー電源供給ラインと、 前記内部電圧発生器に連結されている内部電源供給ライ
ンと、 それぞれ前記メモリセルアレーに対応して形成されてい
る多数の制御用のパッドと、 それぞれ前記アレー電源供給ラインと前記内部電源供給
ラインとの間に連結されており、対応する制御用のパッ
ドに印加される信号に応じてオン／オフ動作を行う多数
の内部電源スイッチング素子と、 それぞれ前記アレー電源供給ラインと前記制御用のパッ
ドとの間に連結されており、前記制御用のパッドに印加
される信号に応じて、これを前記アレー電源供給ライン
を通して供給する多数の電源供給スイッチング部とを備
え、 正常動作では、前記内部電源スイッチング素子が“オ
ン”となり、前記内部電圧発生器から発生された電源電
圧が前記アレー電源供給ラインを通して前記メモリセル
アレーに印加され、テスト動作では、前記内部電源スイ
ッチング素子が“オフ”となり、対応する前記制御用の
パッドから印加される電源電圧が前記アレー電源供給ラ
インを通して前記対応するメモリセルアレーに印加され
ることを特徴とする半導体装置の内部電源制御回路。 - 【請求項４】 前記内部電源スイッチング素子は、それ
ぞれ前記内部電源供給ラインにそのソースが連結され、
そのドレインが対応する前記アレー電源供給ラインに連
結され、そのゲートが対応する前記制御用のパッドに連
結されているＰＭＯＳトランジスタから構成されたこと
を特徴とする請求項３に記載の半導体装置の内部電源制
御回路。 - 【請求項５】 前記電源供給スイッチング部は、 それぞれ対応する前記制御用のパッドの信号を反転する
インバータと、 そのソースが前記制御用のパッドに連結され、そのドレ
インが対応する前記アレー電源供給ラインに連結され、
そのゲートに前記インバータの出力が印加されるＰＭＯ
Ｓトランジスタと、 そのドレインが前記制御用のパッドに連結され、そのソ
ースが接地され、そのゲートに前記インバータの出力が
印加されるＮＭＯＳトランジスタとを備えたことを特徴
とする請求項３に記載の半導体装置の内部電源制御回
路。 - 【請求項６】 多数のメモリセルアレーを含む半導体装
置において、 前記半導体装置の外部から印加される電源電圧を前記メ
モリセルアレーの駆動に好適な電圧に変換する内部電圧
発生器と、 それぞれ前記メモリセルアレーに連結されている多数の
アレー電源供給ラインと、 前記内部電圧発生器に連結されている内部電源供給ライ
ンと、 それぞれ前記メモリセルアレーに対応して形成されてい
る多数の制御用のパッドと、 それぞれ前記アレー電源供給ラインと前記内部電源供給
ラインとの間に連結されており、対応する制御用のパッ
ドに印加される信号に応じてオン／オフ動作を行う多数
の内部電源スイッチング素子と、 それぞれ前記アレー電源供給ラインと前記制御用のパッ
ドとの間に連結されており、前記制御用のパッドに印加
される信号に応じて、これを前記アレー電源供給ライン
を通して供給する多数の電源供給スイッチング部と、 それぞれ前記制御用のパッドのうち、いずれか二つの信
号を入力してアレー電源供給ライン連結信号を発生する
多数の論理ゲートと、 それぞれ対応する前記アレー電源供給ラインの間に連結
されており、対応する前記論理ゲートの出力に応じてオ
ン／オフ動作を行う多数のアレー電源供給ライン連結素
子とを備え、 正常動作では、前記内部電源スイッチング素子が“オ
ン”となり、前記内部電圧発生器から発生された電源電
圧が前記アレー電源供給ラインを通して前記メモリセル
アレーに印加され、テスト動作では、前記内部電源スイ
ッチング素子が“オフ”となり、対応する前記制御用の
パッドから印加される電源電圧が前記アレー電源供給ラ
インを通して前記対応するメモリセルアレーに印加され
ることを特徴とする半導体装置の内部電源制御回路。 - 【請求項７】 前記内部電源スイッチング素子は、それ
ぞれ前記内部電源供給ラインにそのソースが連結され、
そのドレインが対応する前記アレー電源供給ラインに連
結され、そのゲートが対応する前記制御用のパッドに連
結されているＰＭＯＳトランジスタから構成されたこと
を特徴とする請求項６に記載の半導体装置の内部電源制
御回路。 - 【請求項８】 前記電源供給スイッチング部は、 それぞれ対応する前記制御用のパッドの信号を反転する
インバータと、 そのソースが前記制御用のパッドに連結され、そのドレ
インが対応する前記アレー電源供給ラインに連結され、
そのゲートに前記インバータの出力が印加されるＰＭＯ
Ｓトランジスタと、 そのドレインが前記制御用のパッドに連結され、そのソ
ースが接地され、そのゲートに前記インバータの出力が
印加されるＮＭＯＳトランジスタとを備えたことを特徴
とする請求項６に記載の半導体装置の内部電源制御回
路。 - 【請求項９】 前記論理ゲートはそれぞれ対応する前記
制御用のパッドの信号を反転入力するＮＡＮＤゲートか
ら構成されたことを特徴とする請求項６に記載の半導体
装置の内部電源制御回路。 - 【請求項１０】 前記アレー電源供給ライン連結素子
は、それぞれ対応するアレー電源供給ラインにそのドレ
イン及びソースが連結されており、そのゲートに対応す
るＮＡＮＤゲートの出力が印加されるＰＭＯＳトランジ
スタから構成されたことを特徴とする請求項９に記載の
半導体装置の内部電源制御回路。 - 【請求項１１】 多数の内部回路ブロックを含む半導体
装置において、 前記半導体装置の外部から印加される電源電圧を前記内
部回路ブロックの駆動に好適な電圧に変換する内部電圧
発生器と、 それぞれ前記内部回路ブロックに連結されている多数の
ブロック電源供給ラインと、 前記内部電圧発生器に連結されている内部電源供給ライ
ンと、 それぞれ前記内部回路ブロックに対応して形成されてい
る多数の制御用のパッドと、 それぞれ前記ブロック電源供給ラインと前記内部電源供
給ラインとの間に連結されており、対応する制御用のパ
ッドに印加される信号に応じてオン／オフ動作を行う多
数の内部電源スイッチング素子とを含むことを特徴とす
る半導体装置の内部電源制御回路。 - 【請求項１２】 それぞれ前記ブロック電源供給ライン
と前記制御用のパッドとの間に連結されており、前記制
御用のパッドに印加される信号に応じて、これを前記ブ
ロック電源供給ラインを通して供給する多数の電源供給
スイッチング部をさらに備え、 正常動作では、前記内部電源スイッチング素子が“オ
ン”となり、前記内部電圧発生器から発生された電源電
圧が前記ブロック電源供給ラインを通して前記内部回路
ブロックに印加され、テスト動作では、前記内部電源ス
イッチング素子が“オフ”となり、対応する前記制御用
のパッドから印加される電源電圧が前記対応するブロッ
ク電源供給ラインを通して前記対応する内部回路ブロッ
クに印加されることを特徴とする請求項１１に記載の半
導体装置の内部電源制御回路。 - 【請求項１３】 それぞれ前記ブロック電源供給ライン
と前記制御用のパッドとの間に連結されており、前記制
御用のパッドに印加される信号に応じて、これを前記ブ
ロック電源供給ラインを通して供給する多数の電源供給
スイッチング部と、 それぞれ前記制御用のパッドのうち、いずれか二つの信
号を入力してアレー電源供給ライン連結信号を発生する
多数の論理ゲートと、 それぞれ対応する前記ブロック電源供給ラインの間に連
結されており、対応する前記論理ゲートの出力に応じて
オン／オフ動作を行う多数のブロック電源供給ライン連
結素子とをさらに備え、 正常動作では、前記内部電源スイッチング素子が“オ
ン”となり、前記内部電圧発生器から発生された電源電
圧が前記ブロック電源供給ラインを通して前記内部回路
ブロックに印加され、テスト動作では、前記内部電源ス
イッチング素子が“オフ”となり、対応する前記制御用
のパッドから印加される電源電圧が前記対応するブロッ
ク電源供給ラインを通して前記対応する内部回路ブロッ
クに印加されることを特徴とする請求項１１に記載の半
導体装置の内部電源制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-P-044124 | 1996-10-05 | ||
| KR1019960044124A KR100207507B1 (ko) | 1996-10-05 | 1996-10-05 | 반도체 내부 전원 제어 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125097A true JPH10125097A (ja) | 1998-05-15 |
| JP3920968B2 JP3920968B2 (ja) | 2007-05-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18700497A Expired - Fee Related JP3920968B2 (ja) | 1996-10-05 | 1997-07-11 | 半導体装置の内部電源制御回路 |
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|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068547B2 (en) | 2003-12-30 | 2006-06-27 | Hynix Semiconductor, Inc. | Internal voltage generating circuit in semiconductor memory device |
| US7292090B2 (en) | 2005-04-30 | 2007-11-06 | Hynix Semiconductor Inc. | Internal voltage generating circuit |
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| US7642837B2 (en) | 2007-05-14 | 2010-01-05 | Hynix Semiconductor, Inc. | Internal voltage generation circuit for semiconductor device and method for generating internal voltage therein |
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|---|---|---|---|---|
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-
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| US7474142B2 (en) | 2005-04-30 | 2009-01-06 | Hynix Semiconductor Inc. | Internal voltage generating circuit |
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