JPH1012626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012626A JPH1012626A JP18423896A JP18423896A JPH1012626A JP H1012626 A JPH1012626 A JP H1012626A JP 18423896 A JP18423896 A JP 18423896A JP 18423896 A JP18423896 A JP 18423896A JP H1012626 A JPH1012626 A JP H1012626A
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Abstract
(57)【要約】
【課題】 誘電体膜形成後の熱処理によるクラック発生
を防止し、電気的リークのない半導体素子を製造できる
方法を提供する。 【解決手段】 アニール炉にウェハを挿入するときは、
誘電体膜の形成温度（７５０°Ｃ）以下の温度（５００
°Ｃ）にしておき、挿入後に、ランピング技術によって
徐々に温度を上昇させる。温度上昇速度は、８．５°Ｃ
／分以下に抑制する。誘電体膜への温度ショックが軽減
され、クラック発生が防止される。
を防止し、電気的リークのない半導体素子を製造できる
方法を提供する。 【解決手段】 アニール炉にウェハを挿入するときは、
誘電体膜の形成温度（７５０°Ｃ）以下の温度（５００
°Ｃ）にしておき、挿入後に、ランピング技術によって
徐々に温度を上昇させる。温度上昇速度は、８．５°Ｃ
／分以下に抑制する。誘電体膜への温度ショックが軽減
され、クラック発生が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成した誘電体膜の熱処理工程を含む半導体装置の製造方
法に係り、例えばＭＩＳ構造のキャパシタを含む半導体
装置の製造方法に関する。
成した誘電体膜の熱処理工程を含む半導体装置の製造方
法に係り、例えばＭＩＳ構造のキャパシタを含む半導体
装置の製造方法に関する。
【０００２】
【従来の技術】従来より、キャパシタ（容量）素子とし
ては、いわゆるＭＯＳ(Metal-Oxide-Semiconductor) 構
造のものが多く用いられてきた。このタイプのキャパシ
タは、シリコン基板中に不純物拡散層を形成してこれを
下部電極とすると共に、その上に誘電体膜としての熱酸
化膜（Ｔ−ＳｉＯ2 膜）を形成し、さらにその上に電極
を形成したものである。
ては、いわゆるＭＯＳ(Metal-Oxide-Semiconductor) 構
造のものが多く用いられてきた。このタイプのキャパシ
タは、シリコン基板中に不純物拡散層を形成してこれを
下部電極とすると共に、その上に誘電体膜としての熱酸
化膜（Ｔ−ＳｉＯ2 膜）を形成し、さらにその上に電極
を形成したものである。
【０００３】一方、近年の集積回路の微細化、高精度化
に伴って、キャパシタ素子に用いられる誘電体膜はＴ−
ＳｉＯ2 膜からシリコン窒化膜（Ｓｉ3 Ｎ4 ）へと移行
してきており、いわゆるＭＩＳ(Metal-Insulator-Semic
onductor) 構造のキャパシタが多用されるに至ってい
る。
に伴って、キャパシタ素子に用いられる誘電体膜はＴ−
ＳｉＯ2 膜からシリコン窒化膜（Ｓｉ3 Ｎ4 ）へと移行
してきており、いわゆるＭＩＳ(Metal-Insulator-Semic
onductor) 構造のキャパシタが多用されるに至ってい
る。
【０００４】このＭＩＳ構造のキャパシタは、ＭＯＳ構
造のキャパシタと比較して次のような特徴をしている。
第１に、Ｔ−ＳｉＯ2 膜の誘電率が約４．０であるのに
対し、Ｓｉ3 Ｎ4 膜は約７．０という高い誘電率を有す
るので、同一の形成膜厚でも高容量を得ることができ
る。第２に、Ｓｉ3 Ｎ4 膜の形成はＣＶＤ(Chemical Va
por Deposition) 法により行うので、熱酸化法によりＴ
−ＳｉＯ2 膜を形成する場合の温度（９００〜１０００
°Ｃ）に比べると、低い温度（７５０°Ｃ前後）での形
成が可能である。第３に、Ｓｉ3 Ｎ4 膜はＴ−ＳｉＯ2
膜に比べて膜厚均一性が優れているため、製造上、各キ
ャパシタ素子間の容量ばらつきを低減することができ
る。
造のキャパシタと比較して次のような特徴をしている。
第１に、Ｔ−ＳｉＯ2 膜の誘電率が約４．０であるのに
対し、Ｓｉ3 Ｎ4 膜は約７．０という高い誘電率を有す
るので、同一の形成膜厚でも高容量を得ることができ
る。第２に、Ｓｉ3 Ｎ4 膜の形成はＣＶＤ(Chemical Va
por Deposition) 法により行うので、熱酸化法によりＴ
−ＳｉＯ2 膜を形成する場合の温度（９００〜１０００
°Ｃ）に比べると、低い温度（７５０°Ｃ前後）での形
成が可能である。第３に、Ｓｉ3 Ｎ4 膜はＴ−ＳｉＯ2
膜に比べて膜厚均一性が優れているため、製造上、各キ
ャパシタ素子間の容量ばらつきを低減することができ
る。
【０００５】
【発明が解決しようとする課題】このように、Ｓｉ3 Ｎ
4 膜を用いたＭＩＳ構造のキャパシタは数々の優れた特
性を有するが、その製造工程においては、Ｓｉ3 Ｎ4 膜
のピンホール等による電気的リークの低減、あるいは下
地のシリコン基板のバルク欠陥の低減を目的として、Ｓ
ｉ3 Ｎ4 膜の形成後に熱処理を行う場合が多く、それに
付随して以下のような問題が存在する。
4 膜を用いたＭＩＳ構造のキャパシタは数々の優れた特
性を有するが、その製造工程においては、Ｓｉ3 Ｎ4 膜
のピンホール等による電気的リークの低減、あるいは下
地のシリコン基板のバルク欠陥の低減を目的として、Ｓ
ｉ3 Ｎ4 膜の形成後に熱処理を行う場合が多く、それに
付随して以下のような問題が存在する。
【０００６】すなわち、上記の熱処理は、一般に、横型
炉や縦型炉のほか、炉温を低温から高温への可変制御が
可能なランプアニール炉等を用いて行われるが、その場
合、熱処理対象のウェハは、通常、石英ボート等のウェ
ハ支持治具にセットされ、所定の温度にコントロールさ
れた炉内に挿入されるようになっている。このとき、そ
れまで常温状態にあったウェハは、炉内に挿入された
際、およびその後の過程において、急速に加熱され、ウ
ェハ温度が一気に上昇する。このため、その熱的衝撃に
よる熱ストレスがＳｉ3 Ｎ4 膜に生じ、そこに微小なク
ラックが発生するおそれがある。このような状態のＳｉ
3 Ｎ4 膜上に、その後、アルミニウム等からなる上部電
極を形成した場合には、Ｓｉ3 Ｎ4 膜中の微小クラック
によって、上部電極と下部電極との間にリークが生じ、
場合によっては完全なショート状態にもなって、製品歩
留りの低下を招くこととなる。
炉や縦型炉のほか、炉温を低温から高温への可変制御が
可能なランプアニール炉等を用いて行われるが、その場
合、熱処理対象のウェハは、通常、石英ボート等のウェ
ハ支持治具にセットされ、所定の温度にコントロールさ
れた炉内に挿入されるようになっている。このとき、そ
れまで常温状態にあったウェハは、炉内に挿入された
際、およびその後の過程において、急速に加熱され、ウ
ェハ温度が一気に上昇する。このため、その熱的衝撃に
よる熱ストレスがＳｉ3 Ｎ4 膜に生じ、そこに微小なク
ラックが発生するおそれがある。このような状態のＳｉ
3 Ｎ4 膜上に、その後、アルミニウム等からなる上部電
極を形成した場合には、Ｓｉ3 Ｎ4 膜中の微小クラック
によって、上部電極と下部電極との間にリークが生じ、
場合によっては完全なショート状態にもなって、製品歩
留りの低下を招くこととなる。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、誘電体膜膜形成後の熱処理によるク
ラック発生を防止し、電気的リークのない高信頼性かつ
高歩留りの半導体素子を製造することができる半導体装
置の製造方法を提供することにある。
ので、その目的は、誘電体膜膜形成後の熱処理によるク
ラック発生を防止し、電気的リークのない高信頼性かつ
高歩留りの半導体素子を製造することができる半導体装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に誘電体膜を選択的に形成
する工程と、アニール炉を用いて前記誘電体膜の膜質向
上のための熱処理を行う工程と、前記誘電体膜上に電極
を形成する工程とを含む半導体装置の製造方法におい
て、誘電体膜の形成された半導体基板を前記アニール炉
内に挿入する際のアニール炉内温度が誘電体膜の形成温
度を越えない温度であるようにしたものである。この場
合、誘電体膜の形成された半導体基板をアニール炉内に
挿入した後、アニール炉内温度を能動的に上昇させる制
御を行うようにする。
の製造方法は、半導体基板上に誘電体膜を選択的に形成
する工程と、アニール炉を用いて前記誘電体膜の膜質向
上のための熱処理を行う工程と、前記誘電体膜上に電極
を形成する工程とを含む半導体装置の製造方法におい
て、誘電体膜の形成された半導体基板を前記アニール炉
内に挿入する際のアニール炉内温度が誘電体膜の形成温
度を越えない温度であるようにしたものである。この場
合、誘電体膜の形成された半導体基板をアニール炉内に
挿入した後、アニール炉内温度を能動的に上昇させる制
御を行うようにする。
【０００９】本発明に係る他の半導体装置の製造方法
は、半導体基板上に誘電体膜を選択的に形成する工程
と、アニール炉を用いて前記誘電体膜の膜質向上のため
の熱処理を行う工程と、前記誘電体膜上に電極を形成す
る工程とを含む半導体装置の製造方法において、誘電体
膜の形成された半導体基板をアニール炉内に挿入する際
の挿入速度を小さくして、アニール炉内の温度上昇速度
を抑制するようにしたものである。
は、半導体基板上に誘電体膜を選択的に形成する工程
と、アニール炉を用いて前記誘電体膜の膜質向上のため
の熱処理を行う工程と、前記誘電体膜上に電極を形成す
る工程とを含む半導体装置の製造方法において、誘電体
膜の形成された半導体基板をアニール炉内に挿入する際
の挿入速度を小さくして、アニール炉内の温度上昇速度
を抑制するようにしたものである。
【００１０】特に、誘電体膜がシリコン窒化膜である場
合には、シリコン窒化膜の形成された半導体基板をアニ
ール炉内に挿入する際およびその後の炉内温度の上昇速
度が、毎分８．５°Ｃを越えないようにする。
合には、シリコン窒化膜の形成された半導体基板をアニ
ール炉内に挿入する際およびその後の炉内温度の上昇速
度が、毎分８．５°Ｃを越えないようにする。
【００１１】本発明に係る半導体装置の製造方法では、
半導体基板をアニール炉内に挿入する際およびその後に
おける熱ショックが少なく、誘電体膜の熱的ストレスに
よるクラック発生が抑制される。
半導体基板をアニール炉内に挿入する際およびその後に
おける熱ショックが少なく、誘電体膜の熱的ストレスに
よるクラック発生が抑制される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１および図２は、本発明の一実施の形態
に係る半導体装置の製造方法を説明するための装置断面
構造を表すものである。ここでは、ＭＩＳ構造のキャパ
シタ素子を形成する場合について説明する。
に係る半導体装置の製造方法を説明するための装置断面
構造を表すものである。ここでは、ＭＩＳ構造のキャパ
シタ素子を形成する場合について説明する。
【００１４】まず、図１（ａ）に示したように、シリコ
ン基板１１の表面を熱酸化法によって酸化し、イオン注
入時のスルー膜となるシリコン酸化膜１２を１５ｎｍ程
度の膜厚に形成する。
ン基板１１の表面を熱酸化法によって酸化し、イオン注
入時のスルー膜となるシリコン酸化膜１２を１５ｎｍ程
度の膜厚に形成する。
【００１５】次に、同じく図１（ａ）に示したように、
リソグラフィ工程により、ＭＩＳ構造キャパシタ素子を
形成する領域に開口を有するレジスト膜１３を形成後、
このレジスト膜１３をマスクとして、シリコン酸化膜１
２を介してシリコン基板１１に砒素（Ａｓ）等のｎ+ 不
純物をイオン注入する。このときの、打ち込みエネルギ
ーは例えば５０ｋｅＶ程度とし、ドーズ量は例えば５×
１０15／ｃｍ2 程度とする。
リソグラフィ工程により、ＭＩＳ構造キャパシタ素子を
形成する領域に開口を有するレジスト膜１３を形成後、
このレジスト膜１３をマスクとして、シリコン酸化膜１
２を介してシリコン基板１１に砒素（Ａｓ）等のｎ+ 不
純物をイオン注入する。このときの、打ち込みエネルギ
ーは例えば５０ｋｅＶ程度とし、ドーズ量は例えば５×
１０15／ｃｍ2 程度とする。
【００１６】次に、図１（ｂ）に示したように、常圧Ｃ
ＶＤ法により、６００ｎｍ程度の膜厚のシリコン酸化膜
１３を全面に形成したのち、このシリコン酸化膜１３の
機械的・化学的強度の向上および上記のイオン注入した
ｎ+ 不純物の活性化を目的として、窒素（Ｎ2 ）の雰囲
気中で１０００°Ｃの温度にて３０分程度の熱処理を行
う。これにより、キャパシタ素子の下部電極としてのｎ
+ 不純物拡散層１７が形成される。さらに、同図に示し
たように、シリコン酸化膜１３をパターニングし、ｎ+
不純物拡散層１７の上部に２つの開口部１５，１６を形
成する。
ＶＤ法により、６００ｎｍ程度の膜厚のシリコン酸化膜
１３を全面に形成したのち、このシリコン酸化膜１３の
機械的・化学的強度の向上および上記のイオン注入した
ｎ+ 不純物の活性化を目的として、窒素（Ｎ2 ）の雰囲
気中で１０００°Ｃの温度にて３０分程度の熱処理を行
う。これにより、キャパシタ素子の下部電極としてのｎ
+ 不純物拡散層１７が形成される。さらに、同図に示し
たように、シリコン酸化膜１３をパターニングし、ｎ+
不純物拡散層１７の上部に２つの開口部１５，１６を形
成する。
【００１７】次に、図２（ａ）に示したように、減圧Ｃ
ＶＤ法等によってシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を全
面に形成したのち、これをパターニングし、開口部１５
にのみ誘電体膜としてのＳｉ3 Ｎ4 膜１８を形成する。
この場合のＳｉ3 Ｎ4 膜の形成温度は例えば７５０°Ｃ
程度とする。
ＶＤ法等によってシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を全
面に形成したのち、これをパターニングし、開口部１５
にのみ誘電体膜としてのＳｉ3 Ｎ4 膜１８を形成する。
この場合のＳｉ3 Ｎ4 膜の形成温度は例えば７５０°Ｃ
程度とする。
【００１８】次に、酸素および窒素の雰囲気中で、７５
０°Ｃ程度の温度にて、Ｓｉ3 Ｎ4膜１８の膜質向上お
よびシリコン基板１１のバルク欠陥の低減のための熱処
理を行う。その際、Ｓｉ3 Ｎ4 膜１８に微小クラックが
発生しないように、シリコン基板１１をアニール炉に挿
入した際およびその後における炉内の温度上昇速度を抑
制する。その具体的方法については後述する。
０°Ｃ程度の温度にて、Ｓｉ3 Ｎ4膜１８の膜質向上お
よびシリコン基板１１のバルク欠陥の低減のための熱処
理を行う。その際、Ｓｉ3 Ｎ4 膜１８に微小クラックが
発生しないように、シリコン基板１１をアニール炉に挿
入した際およびその後における炉内の温度上昇速度を抑
制する。その具体的方法については後述する。
【００１９】最後に、図２（ｂ）に示したように、全面
にアルミニウム等からなる電極層を形成したのち、これ
をパターニングし、Ｓｉ3 Ｎ4 膜１８上に上部電極１９
ａを形成すると共に、コンタクト孔としての開口部１６
によってｎ+ 不純物拡散層１７に接続する下部電極取出
部１９ｂを形成する。その後、必要な保護膜等を形成す
る。
にアルミニウム等からなる電極層を形成したのち、これ
をパターニングし、Ｓｉ3 Ｎ4 膜１８上に上部電極１９
ａを形成すると共に、コンタクト孔としての開口部１６
によってｎ+ 不純物拡散層１７に接続する下部電極取出
部１９ｂを形成する。その後、必要な保護膜等を形成す
る。
【００２０】これにより、下部電極としてのｎ+ 不純物
拡散層１７と、上部電極１９ａと、これらの上下両電極
によって挟まれた誘電体膜としてのＳｉ3 Ｎ4 膜１８と
からなるＭＩＳ構造のキャパシタ素子の形成が完了す
る。
拡散層１７と、上部電極１９ａと、これらの上下両電極
によって挟まれた誘電体膜としてのＳｉ3 Ｎ4 膜１８と
からなるＭＩＳ構造のキャパシタ素子の形成が完了す
る。
【００２１】次に、Ｓｉ3 Ｎ4 膜１８の形成後に行う熱
処理工程について説明する。
処理工程について説明する。
【００２２】図３は、Ｓｉ3 Ｎ4 膜１８の形成後の熱処
理工程に用いるアニール炉の一般的な炉内温度変化を表
すものである。熱処理対象のウェハ（Ｓｉ3 Ｎ4 膜１８
の形成後のシリコン基板１１）は、石英ボート等のウェ
ハ支持治具に載せられて、目標温度（ここでは、７５０
°Ｃ）に設定されたアニール炉内に挿入されるが、その
際、炉内温度は、図３に示したように、ウェハ、石英ボ
ート、およびソフトランディング用石英アーム等による
熱吸収によって一旦低下したのち、目標温度に向かって
上昇を開始し、所定時間後に目標温度へと回復する。こ
の場合、一旦低下した温度から目標温度に回復するまで
の温度勾配、すなわち温度上昇速度（Ｂ／Ａ）が問題と
なる。この温度上昇速度が大きい程、熱処理対象物への
温度ショックが大きく、Ｓｉ3 Ｎ4 膜１８のクラック発
生に影響すると考えられるからである。そして、その温
度上昇速度は、ウェハの挿入枚数、石英ボートおよびソ
フトランディング用石英アームの熱容量、並びにウェハ
の挿入速度に大きく依存している。また、炉温の上昇が
急激な程、ウェハ内の温度は不均一化する傾向がある。
理工程に用いるアニール炉の一般的な炉内温度変化を表
すものである。熱処理対象のウェハ（Ｓｉ3 Ｎ4 膜１８
の形成後のシリコン基板１１）は、石英ボート等のウェ
ハ支持治具に載せられて、目標温度（ここでは、７５０
°Ｃ）に設定されたアニール炉内に挿入されるが、その
際、炉内温度は、図３に示したように、ウェハ、石英ボ
ート、およびソフトランディング用石英アーム等による
熱吸収によって一旦低下したのち、目標温度に向かって
上昇を開始し、所定時間後に目標温度へと回復する。こ
の場合、一旦低下した温度から目標温度に回復するまで
の温度勾配、すなわち温度上昇速度（Ｂ／Ａ）が問題と
なる。この温度上昇速度が大きい程、熱処理対象物への
温度ショックが大きく、Ｓｉ3 Ｎ4 膜１８のクラック発
生に影響すると考えられるからである。そして、その温
度上昇速度は、ウェハの挿入枚数、石英ボートおよびソ
フトランディング用石英アームの熱容量、並びにウェハ
の挿入速度に大きく依存している。また、炉温の上昇が
急激な程、ウェハ内の温度は不均一化する傾向がある。
【００２３】本発明者らは、以上の点を考慮して、図４
の上段に示した３種類の条件で熱処理を行う比較実験を
行った。その結果を図４の下段および図５ないし図７に
示す。
の上段に示した３種類の条件で熱処理を行う比較実験を
行った。その結果を図４の下段および図５ないし図７に
示す。
【００２４】図５は、アニール炉の初期温度および最終
到達温度を共に７５０°Ｃとし、ウェハ挿入速度を７０
０ｍｍ／分、ウェハ取出速度を１８０ｍｍ／分、ウェハ
配置ピッチを４．８６ｍｍとした場合の温度変化を表す
ものである（従来法）。この図で、（ａ）は実際に得ら
れた温度変化を表し、（ｂ）は設定温度を表す。また、
（ａ）において、実線Ｌはアニール炉の手前部分の温度
変化を表し、破線Ｃはアニール炉の中央部分の温度変化
を表し、一点鎖線Ｒはアニール炉の奥側部分の温度変化
を表す。なお、本実験では、ウェハ挿入後、酸素
（Ｏ2 ）雰囲気中で３０分間熱処理した後、窒素
（Ｎ2 ）雰囲気中で６０分間の熱処理を行った。
到達温度を共に７５０°Ｃとし、ウェハ挿入速度を７０
０ｍｍ／分、ウェハ取出速度を１８０ｍｍ／分、ウェハ
配置ピッチを４．８６ｍｍとした場合の温度変化を表す
ものである（従来法）。この図で、（ａ）は実際に得ら
れた温度変化を表し、（ｂ）は設定温度を表す。また、
（ａ）において、実線Ｌはアニール炉の手前部分の温度
変化を表し、破線Ｃはアニール炉の中央部分の温度変化
を表し、一点鎖線Ｒはアニール炉の奥側部分の温度変化
を表す。なお、本実験では、ウェハ挿入後、酸素
（Ｏ2 ）雰囲気中で３０分間熱処理した後、窒素
（Ｎ2 ）雰囲気中で６０分間の熱処理を行った。
【００２５】この図から明らかなように、アニール炉の
手前部分および中央部分の部分においては、ウェハ挿入
時に相当の温度低下があり、その後、急激に温度が上昇
していることが判る。このときの温度上昇速度は、図４
下段に示したように、２５〜３０°Ｃ／分という大きな
値となっている。また、奥側部分においては、ウェハ挿
入時の温度低下量は手前部分や中央部分程は大きくない
が、挿入後の温度上昇もあまり小さくない（約９．６°
Ｃ／分）ことが判る。このため、Ｓｉ3 Ｎ4 膜への熱的
ストレスが過大となる。
手前部分および中央部分の部分においては、ウェハ挿入
時に相当の温度低下があり、その後、急激に温度が上昇
していることが判る。このときの温度上昇速度は、図４
下段に示したように、２５〜３０°Ｃ／分という大きな
値となっている。また、奥側部分においては、ウェハ挿
入時の温度低下量は手前部分や中央部分程は大きくない
が、挿入後の温度上昇もあまり小さくない（約９．６°
Ｃ／分）ことが判る。このため、Ｓｉ3 Ｎ4 膜への熱的
ストレスが過大となる。
【００２６】図６は、アニール炉の初期温度を５００°
Ｃ、最終到達温度を７５０°Ｃとし、ウェハ挿入速度お
よびウェハ取出速度を共に１８０ｍｍ／分、ウェハ配置
ピッチを２．３８ｍｍとした場合の温度変化を表すもの
である（本実施の形態による方法Ｉ）。この図で、
（ａ）は実際に得られた温度変化を表し、（ｂ）は設定
温度を表す。（ａ）における実線Ｌ、破線Ｃおよび一点
鎖線Ｒの示す内容は図５の場合と同じであり、その他の
条件（使用ガスおよびその導入時間等）もまた図５の場
合と同様である。
Ｃ、最終到達温度を７５０°Ｃとし、ウェハ挿入速度お
よびウェハ取出速度を共に１８０ｍｍ／分、ウェハ配置
ピッチを２．３８ｍｍとした場合の温度変化を表すもの
である（本実施の形態による方法Ｉ）。この図で、
（ａ）は実際に得られた温度変化を表し、（ｂ）は設定
温度を表す。（ａ）における実線Ｌ、破線Ｃおよび一点
鎖線Ｒの示す内容は図５の場合と同じであり、その他の
条件（使用ガスおよびその導入時間等）もまた図５の場
合と同様である。
【００２７】本実施の形態では、当初温度を５００°Ｃ
程度に抑える一方、ウェハ挿入後に徐々に温度を上昇制
御するようにした、いわゆるランピング技術を用いてい
る。この場合、図６から明らかなように、ウェハの挿入
時の炉温度は５００°Ｃであるため、アニール炉内のい
ずれの部分においても、ウェハ挿入時に一旦低下した温
度がその後上昇する速度は図５に比べて緩慢であり、図
４下段に示したように、２〜８°Ｃ／分という小さい上
昇速度となっていることが判る。このため、Ｓｉ3 Ｎ4
膜への熱的ストレスが過大となるのを回避することがで
きる。
程度に抑える一方、ウェハ挿入後に徐々に温度を上昇制
御するようにした、いわゆるランピング技術を用いてい
る。この場合、図６から明らかなように、ウェハの挿入
時の炉温度は５００°Ｃであるため、アニール炉内のい
ずれの部分においても、ウェハ挿入時に一旦低下した温
度がその後上昇する速度は図５に比べて緩慢であり、図
４下段に示したように、２〜８°Ｃ／分という小さい上
昇速度となっていることが判る。このため、Ｓｉ3 Ｎ4
膜への熱的ストレスが過大となるのを回避することがで
きる。
【００２８】図７は、アニール炉の初期温度および最終
到達温度を共に７５０°Ｃとし、ウェハ挿入速度および
ウェハ取出速度を共に６０ｍｍ／分、ウェハ配置ピッチ
を４．７６ｍｍとした場合の温度変化を表すものである
（本実施の形態による方法ＩＩ）。この図で、（ａ）は
実際に得られた温度変化を表し、（ｂ）は設定温度を表
す。（ａ）において、実線Ｌ、破線Ｃおよび一点鎖線Ｒ
の示す内容は図５と同様であり、また、その他の条件も
また図５と同様である。
到達温度を共に７５０°Ｃとし、ウェハ挿入速度および
ウェハ取出速度を共に６０ｍｍ／分、ウェハ配置ピッチ
を４．７６ｍｍとした場合の温度変化を表すものである
（本実施の形態による方法ＩＩ）。この図で、（ａ）は
実際に得られた温度変化を表し、（ｂ）は設定温度を表
す。（ａ）において、実線Ｌ、破線Ｃおよび一点鎖線Ｒ
の示す内容は図５と同様であり、また、その他の条件も
また図５と同様である。
【００２９】本実施の形態では、炉の温度は当初から常
時７５０°Ｃに保持する一方、ウェハ挿入速度を極端に
遅くしたものである。この場合、図７から明らかなよう
に、ウェハの挿入速度が遅いことから、アニール炉内の
いずれの部分においても、ウェハ挿入に伴う温度低下量
は極めて小さく、挿入後の上昇速度も図５に比べて緩慢
であって、図４下段に示したように、６．４°Ｃ／分以
下に抑制されている。このため、図６の場合と同様に、
Ｓｉ3 Ｎ4 膜への熱的ストレスが過大となるのを回避す
ることができる。
時７５０°Ｃに保持する一方、ウェハ挿入速度を極端に
遅くしたものである。この場合、図７から明らかなよう
に、ウェハの挿入速度が遅いことから、アニール炉内の
いずれの部分においても、ウェハ挿入に伴う温度低下量
は極めて小さく、挿入後の上昇速度も図５に比べて緩慢
であって、図４下段に示したように、６．４°Ｃ／分以
下に抑制されている。このため、図６の場合と同様に、
Ｓｉ3 Ｎ4 膜への熱的ストレスが過大となるのを回避す
ることができる。
【００３０】図８は、図５に示した条件によって熱処理
を行った場合におけるウェハの耐圧不良分布を表し、図
９は、図６に示した条件によって熱処理を行った場合に
おけるウェハの耐圧不良分布を表すものである。また、
図１０は、これらの結果をまとめたものである。ここ
で、耐圧不良とは、図２（ｂ）におけるＳｉ3 Ｎ4 膜１
８に生じたクラックによって上部電極１９ａとｎ+ 不純
物拡散層１７との間にリークが生じたことによるもので
ある。
を行った場合におけるウェハの耐圧不良分布を表し、図
９は、図６に示した条件によって熱処理を行った場合に
おけるウェハの耐圧不良分布を表すものである。また、
図１０は、これらの結果をまとめたものである。ここ
で、耐圧不良とは、図２（ｂ）におけるＳｉ3 Ｎ4 膜１
８に生じたクラックによって上部電極１９ａとｎ+ 不純
物拡散層１７との間にリークが生じたことによるもので
ある。
【００３１】これらの図に示したように、図５に示した
条件、すなわちウェハをアニール炉に挿入する際の炉温
度をＳｉ3 Ｎ4 膜１８の形成温度（７５０°Ｃ）と同等
とし、かつウェハ挿入速度を大きくした条件の下では、
温度上昇速度が大きく、これによる熱ショックによりＳ
ｉ3 Ｎ4 膜１８に多数の微小クラックが発生して耐圧不
良となったものと考えられる。
条件、すなわちウェハをアニール炉に挿入する際の炉温
度をＳｉ3 Ｎ4 膜１８の形成温度（７５０°Ｃ）と同等
とし、かつウェハ挿入速度を大きくした条件の下では、
温度上昇速度が大きく、これによる熱ショックによりＳ
ｉ3 Ｎ4 膜１８に多数の微小クラックが発生して耐圧不
良となったものと考えられる。
【００３２】これに対して、図６に示した条件、すなわ
ちウェハをアニール炉に挿入する際の炉温度をＳｉ3 Ｎ
4 膜１８の形成温度（７５０°Ｃ）より低い温度（ここ
では５００°Ｃ）とした条件の下では、ウェハ挿入後の
温度上昇速度が小さいため、Ｓｉ3 Ｎ4 膜１８には微小
クラックがまったく発生せず、耐圧不良が皆無となった
ものと考えられる。なお、図示はしないが、図７に示し
た条件の下でも、同様にＳｉ3 Ｎ4 膜１８のクラック発
生を防止して、耐圧を良好に保持することができる。
ちウェハをアニール炉に挿入する際の炉温度をＳｉ3 Ｎ
4 膜１８の形成温度（７５０°Ｃ）より低い温度（ここ
では５００°Ｃ）とした条件の下では、ウェハ挿入後の
温度上昇速度が小さいため、Ｓｉ3 Ｎ4 膜１８には微小
クラックがまったく発生せず、耐圧不良が皆無となった
ものと考えられる。なお、図示はしないが、図７に示し
た条件の下でも、同様にＳｉ3 Ｎ4 膜１８のクラック発
生を防止して、耐圧を良好に保持することができる。
【００３３】このように、以上の実施の形態では、熱処
理による誘電体膜（Ｓｉ3 Ｎ4 膜１８）への熱ショック
を軽減して膜のクラック発生を防止することができるの
で、上部電極１９ａと下部電極（ｎ+ 不純物拡散層１
７）との間のリークがなく、耐圧を十分保持することが
でき、高信頼性の確保と製品歩留りの低下防止とを実現
することができる。
理による誘電体膜（Ｓｉ3 Ｎ4 膜１８）への熱ショック
を軽減して膜のクラック発生を防止することができるの
で、上部電極１９ａと下部電極（ｎ+ 不純物拡散層１
７）との間のリークがなく、耐圧を十分保持することが
でき、高信頼性の確保と製品歩留りの低下防止とを実現
することができる。
【００３４】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、図
６においてランピング制御を行う場合の当初の温度は５
００°Ｃに限定されるものではなく、温度上昇速度が
８．５°Ｃ／分を越えない範囲であれば、その他の温度
に設定するようにしてもよい。同様に、ウェハの挿入速
度についても、温度上昇速度が８．５°Ｃ／分を越えな
い範囲で変更可能である。
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、図
６においてランピング制御を行う場合の当初の温度は５
００°Ｃに限定されるものではなく、温度上昇速度が
８．５°Ｃ／分を越えない範囲であれば、その他の温度
に設定するようにしてもよい。同様に、ウェハの挿入速
度についても、温度上昇速度が８．５°Ｃ／分を越えな
い範囲で変更可能である。
【００３５】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、半導体基板をアニール炉内に
挿入する際およびその後における温度上昇速度の緩和に
より、熱ショックが少なくして誘電体膜への熱的ストレ
スを緩和したので、誘電体膜におけるクラック発生が抑
制される。したがって、本発明を例えばＭＩＳ構造のキ
ャパシタ素子に適用した場合には、高品質、高歩留りの
キャパシタを得ることができる。
装置の製造方法によれば、半導体基板をアニール炉内に
挿入する際およびその後における温度上昇速度の緩和に
より、熱ショックが少なくして誘電体膜への熱的ストレ
スを緩和したので、誘電体膜におけるクラック発生が抑
制される。したがって、本発明を例えばＭＩＳ構造のキ
ャパシタ素子に適用した場合には、高品質、高歩留りの
キャパシタを得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造
方法を表す断面図である。
方法を表す断面図である。
【図２】図１に続く工程を表す図である。
【図３】アニール炉の一般な温度変化を表す図である。
【図４】熱処理工程における各種条件およびその結果を
表す図である。
表す図である。
【図５】好適でない熱処理条件を表す図である。
【図６】好適な熱処理条件を表す図である。
【図７】好適な熱処理条件を表す図である。
【図８】好適でない熱処理条件で処理したウェハの耐圧
不良分布を表す図である。
不良分布を表す図である。
【図９】好適な熱処理条件で処理したウェハの耐圧不良
分布を表す図である。
分布を表す図である。
【図１０】耐圧不良分布の結果をまとめた図である。
１１…シリコン基板、１２…シリコン酸化膜、１４…シ
リコン酸化膜、１７…ｎ+ 不純物拡散層、１９ａ…上部
電極、１９ｂ…下部電極取出部
リコン酸化膜、１７…ｎ+ 不純物拡散層、１９ａ…上部
電極、１９ｂ…下部電極取出部
Claims (5)
- 【請求項１】 半導体基板上に誘電体膜を選択的に形成
する工程と、アニール炉を用いて前記誘電体膜の膜質向
上のための熱処理を行う工程と、前記誘電体膜上に電極
を形成する工程とを含む半導体装置の製造方法におい
て、 前記誘電体膜の形成された半導体基板を前記アニール炉
内に挿入する際のアニール炉内温度が前記誘電体膜の形
成温度を越えない温度であるようにしたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記誘電体膜の形成された半導体基板を
アニール炉内に挿入した後、アニール炉内温度を能動的
に上昇させる制御を行うようにしたことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記誘電体膜がシリコン窒化膜である場
合には、 前記シリコン窒化膜の形成された半導体基板をアニール
炉内に挿入する際およびその後の炉内温度の上昇速度
が、毎分８．５°Ｃを越えないようにしたことを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に誘電体膜を選択的に形成
する工程と、アニール炉を用いて前記誘電体膜の膜質向
上のための熱処理を行う工程と、前記誘電体膜上に電極
を形成する工程とを含む半導体装置の製造方法におい
て、 前記誘電体膜の形成された半導体基板を前記アニール炉
内に挿入する際の挿入速度を小さくして、アニール炉内
の温度上昇速度を抑制するようにしたことを特徴とする
半導体装置の製造方法。 - 【請求項５】 前記誘電体膜がシリコン窒化膜である場
合には、 前記シリコン窒化膜の形成された半導体基板をアニール
炉内に挿入する際およびその後の炉内温度の上昇速度
が、毎分８．５°Ｃを越えないようにしたことを特徴と
する請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18423896A JPH1012626A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18423896A JPH1012626A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012626A true JPH1012626A (ja) | 1998-01-16 |
Family
ID=16149805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18423896A Pending JPH1012626A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100336196C (zh) * | 2002-10-01 | 2007-09-05 | S.O.I.Tec绝缘体上硅技术公司 | 用于半导体材料晶片的快速退火处理工艺 |
| JP2010098208A (ja) * | 2008-10-20 | 2010-04-30 | Sumco Corp | シリコンウェーハの熱処理方法及び熱処理装置、並びに、シリコンウェーハ |
-
1996
- 1996-06-26 JP JP18423896A patent/JPH1012626A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100336196C (zh) * | 2002-10-01 | 2007-09-05 | S.O.I.Tec绝缘体上硅技术公司 | 用于半导体材料晶片的快速退火处理工艺 |
| JP2010098208A (ja) * | 2008-10-20 | 2010-04-30 | Sumco Corp | シリコンウェーハの熱処理方法及び熱処理装置、並びに、シリコンウェーハ |
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