JPS618931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS618931A JPS618931A JP59129323A JP12932384A JPS618931A JP S618931 A JPS618931 A JP S618931A JP 59129323 A JP59129323 A JP 59129323A JP 12932384 A JP12932384 A JP 12932384A JP S618931 A JPS618931 A JP S618931A
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- film
- semiconductor device
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- manufacturing
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6302—Non-deposition formation processes
- H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
- H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
- H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
- H10P14/6309—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
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- H10P14/6302—Non-deposition formation processes
- H10P14/6322—Formation by thermal treatments
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/909—Controlled atmosphere
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造において必要とされる高温熱
処理時に生じるサーマルエッチを防止して半導体装置の
製造歩留の向上を図った半導体装置の製造方法に関する
ものである。
処理時に生じるサーマルエッチを防止して半導体装置の
製造歩留の向上を図った半導体装置の製造方法に関する
ものである。
半導体装置の製造工程では半導体ウエーノ・を高温条件
下で熱処理する工程が必要とされている。
下で熱処理する工程が必要とされている。
たとえば、半導体ウェーハの主面に不純物拡散層を形成
するような場合には、半導体ウェーハに不純物をイオン
打込法等によりドープさせた上でこれを高温条件下で加
熱して前記不純物をウェーハ内に拡散さ昼るようにして
いる。特に相補型ＭＯＳトランジスタ（０ＭＯ８）では
半導体ウェーハにＰ型やＮ型のウェルを形成することが
必須のものとされており、しかもこのウェルな約４μｍ
の深さに形成しているためにその拡散工程は１２００℃
の窒素（Ｎ、）ガス雰囲気で長時間にわたって行なう必
要がある（たとえば、特開昭５６−１１８３６６号公報
参照）。
するような場合には、半導体ウェーハに不純物をイオン
打込法等によりドープさせた上でこれを高温条件下で加
熱して前記不純物をウェーハ内に拡散さ昼るようにして
いる。特に相補型ＭＯＳトランジスタ（０ＭＯ８）では
半導体ウェーハにＰ型やＮ型のウェルを形成することが
必須のものとされており、しかもこのウェルな約４μｍ
の深さに形成しているためにその拡散工程は１２００℃
の窒素（Ｎ、）ガス雰囲気で長時間にわたって行なう必
要がある（たとえば、特開昭５６−１１８３６６号公報
参照）。
この高温でＮ、ガス雰囲気を用いた拡散に際して、半導
体ウェーハの主面にＳｉＯｘ膜があるにもかかわらず、
高温Ｎ！ガスが半導体ウェーハ表面をエツチングしてダ
メージを与える所謂サーマルエッチが発生することが、
本発明者によって発見された。この理由は次のように考
えられる。近年のように素子パターンの高集積化に伴な
ってパターンの微細化、浅型化が進められて（ると、前
述したダメージ防止用の８１０２膜もせいぜい２００〜
３００Ａの厚さに形成されるＫすぎなくなる。
体ウェーハの主面にＳｉＯｘ膜があるにもかかわらず、
高温Ｎ！ガスが半導体ウェーハ表面をエツチングしてダ
メージを与える所謂サーマルエッチが発生することが、
本発明者によって発見された。この理由は次のように考
えられる。近年のように素子パターンの高集積化に伴な
ってパターンの微細化、浅型化が進められて（ると、前
述したダメージ防止用の８１０２膜もせいぜい２００〜
３００Ａの厚さに形成されるＫすぎなくなる。
このため、５ｔ０２膜に生じるピンホール等の膜欠陥を
通して高温Ｎ、ガスが直接半導体ウェーハの主面に影響
をおよぼすようになり、主面にダメージを与えてサーマ
ルエッチが発生する。このサーマルエッチは極めて顕著
に生じ、半導体装置の製造歩留を極端に低いものとし、
場合によっては壊滅的な歩留りとなる。
通して高温Ｎ、ガスが直接半導体ウェーハの主面に影響
をおよぼすようになり、主面にダメージを与えてサーマ
ルエッチが発生する。このサーマルエッチは極めて顕著
に生じ、半導体装置の製造歩留を極端に低いものとし、
場合によっては壊滅的な歩留りとなる。
なお、このようなサーマルエッチは前述の処理において
顕著であるが、これ以外にもＮ、ガス（不活性ガス）雰
囲気下での高温処理においては同様に発生している。
顕著であるが、これ以外にもＮ、ガス（不活性ガス）雰
囲気下での高温処理においては同様に発生している。
本発明の目的は半導体ウェーハ主面のサーマルエッチの
発生を防止し、サーマルエッチが原因とされる半導体装
置の歩留の低下を改善することのできる半導体装置の製
造方法を提供することにあ シる。
発生を防止し、サーマルエッチが原因とされる半導体装
置の歩留の低下を改善することのできる半導体装置の製
造方法を提供することにあ シる。
また、本発明は０ＭＯ８）ランジスタめウェル形成時の
サーマルエッチの発生を防止し、その製造歩留の向上は
もとより電気的特性の優れた半導体装置の製造方法を提
供することにある。
サーマルエッチの発生を防止し、その製造歩留の向上は
もとより電気的特性の優れた半導体装置の製造方法を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体ウェーハの主面に５ｉ０２膜を形成し
た状態でこれを不活性カス雰囲気下で高温熱処理するに
際し、その不活性ガス中に酸素（０，）ガスを若干量含
有させることにより、ＳｉＯ２膜のピンホールをこの０
．ガスによって補正し、これＫより高温不活性ガスのダ
メージによるサーマルエッチの発生を防止して製品歩留
の向上を図ることができる。
た状態でこれを不活性カス雰囲気下で高温熱処理するに
際し、その不活性ガス中に酸素（０，）ガスを若干量含
有させることにより、ＳｉＯ２膜のピンホールをこの０
．ガスによって補正し、これＫより高温不活性ガスのダ
メージによるサーマルエッチの発生を防止して製品歩留
の向上を図ることができる。
前記Ｏ，ガスは２ＱＯｐｐｍ程度が好ましく、これより
も多いと半導体ウェーハの主面上にＳ ｉｏ。
も多いと半導体ウェーハの主面上にＳ ｉｏ。
膜が厚く形成されてしまい後工程において５ｉｎｔ膜の
エツチング等の新たな工程が必要となり、また逆に０．
が少ないとサーマルエッチを確実に防止することができ
なくなる。
エツチング等の新たな工程が必要となり、また逆に０．
が少ないとサーマルエッチを確実に防止することができ
なくなる。
更に、ＣＭＯＳ構造のウェル拡散の熱処理に際 ゛し
て、Ｎ、ガス中にＯ，ガスを含有させて高温熱処理を行
なうことにより、ウェル形成面におけるサーマルエッチ
の発生を防止し、電気的な特性の良好な０ＭＯ８）ラン
ジスタを得かつその歩留りの向上を達成できる。
て、Ｎ、ガス中にＯ，ガスを含有させて高温熱処理を行
なうことにより、ウェル形成面におけるサーマルエッチ
の発生を防止し、電気的な特性の良好な０ＭＯ８）ラン
ジスタを得かつその歩留りの向上を達成できる。
〔実施例〕
第１図は本発明方法を実施する装置の概念構成を示すも
のである。図は横型炉に適用した例であり、ヒータ等の
加熱手段２を内装した炉体１内に石英管等β・らなるプ
ロセスチューブ３を横設している、このプロセスチュー
ブ３はその内部の略中夫に被処理物としての半導体ウェ
ーハＷを配置でき、大径端部にキャップ４をして内部と
外部とを′大略遮蔽状態に保っている。そして、プロセ
スチューブ３の小径端部にはガスコントローラ５を介し
てＮ、ガス源６，０２ガス源７．その外のガス源８等を
接続し、ガスコントローラ５の制御により所要の混合割
合のガスを前記プロセスチューブ３内に導入することが
できる。
のである。図は横型炉に適用した例であり、ヒータ等の
加熱手段２を内装した炉体１内に石英管等β・らなるプ
ロセスチューブ３を横設している、このプロセスチュー
ブ３はその内部の略中夫に被処理物としての半導体ウェ
ーハＷを配置でき、大径端部にキャップ４をして内部と
外部とを′大略遮蔽状態に保っている。そして、プロセ
スチューブ３の小径端部にはガスコントローラ５を介し
てＮ、ガス源６，０２ガス源７．その外のガス源８等を
接続し、ガスコントローラ５の制御により所要の混合割
合のガスを前記プロセスチューブ３内に導入することが
できる。
したがって、例えば不純物をイオン打込みした半導体ウ
ェーハなこのプロセスチューブ３内にセットすると共に
、ガスコントローラ５の制御によって約２００ｐｐｍの
０．ガスを含むＮ、ガスをプロセスチューブ３内に導入
し、かつ炉体１によりチューブ３内を約１２００℃に加
熱すれば、半導体ウェーハＷ内において不純物は熱拡散
され、例えばウェルを形成することができる。このとき
、半導体ウェーハＷの表面には約３０ＯＡの厚さの８ｉ
０．ｌ膜が形成されており、場合によってはこの５ｉ０
２膜にピンホール等の欠陥が生じているが、Ｎ、ガス中
に含まれる０２ガスの作用によってこの欠陥が補正され
、Ｎ、ガス等が欠陥を通して直Ｉ 接ウ
ェー・・主面に影響することがなくなり、サーマルエッ
チが発生することはない。
ェーハなこのプロセスチューブ３内にセットすると共に
、ガスコントローラ５の制御によって約２００ｐｐｍの
０．ガスを含むＮ、ガスをプロセスチューブ３内に導入
し、かつ炉体１によりチューブ３内を約１２００℃に加
熱すれば、半導体ウェーハＷ内において不純物は熱拡散
され、例えばウェルを形成することができる。このとき
、半導体ウェーハＷの表面には約３０ＯＡの厚さの８ｉ
０．ｌ膜が形成されており、場合によってはこの５ｉ０
２膜にピンホール等の欠陥が生じているが、Ｎ、ガス中
に含まれる０２ガスの作用によってこの欠陥が補正され
、Ｎ、ガス等が欠陥を通して直Ｉ 接ウ
ェー・・主面に影響することがなくなり、サーマルエッ
チが発生することはない。
更にこのとき、０．の割合が前述よりも小さいときには
有効にサーマルエッチを防止することができず、また逆
に割合が大きいときにはＳ ｉｏ、膜の酸化成長が大き
くなって、後工程でＳｉＯ２膜をエツチングする等の工
程が必要とされる。そして、特にウェルの拡散に利用し
たときには０．ガスの割合（濃度）がしきい値（Ｖｔｈ
）にも影響するために、０．ガス割合の範囲も自から限
定されている。
有効にサーマルエッチを防止することができず、また逆
に割合が大きいときにはＳ ｉｏ、膜の酸化成長が大き
くなって、後工程でＳｉＯ２膜をエツチングする等の工
程が必要とされる。そして、特にウェルの拡散に利用し
たときには０．ガスの割合（濃度）がしきい値（Ｖｔｈ
）にも影響するために、０．ガス割合の範囲も自から限
定されている。
なお、この範囲については後述する。
第２図は本発明をＣＭＯＳ構造、特にウェルの形成に適
用した例であり、以下工程順に説明する。
用した例であり、以下工程順に説明する。
先ず、第２図（Ａ）のようにＮ型シリコンウェーハ１１
の主面上に熱酸化法により約４３ＯＡの５ｉ−０゜膜１
２を形成し、更にその上にＣＶＤ法等により約５００＾
のＳｉ３Ｎ４膜１３を堆積形成する。その上で、全面に
フォトレジスト膜を形成しかつＮ型ウェル形成部位の２
オドレジスト膜を現像除去した上で、このフォトレジス
ト膜をマスクにして同図（Ｂ）のようにＳｉ、Ｎ４膜１
３をエツチング除去する。 ２＃、１ このとき、ＳｉＯ２膜１２も若干エツチングされる。
の主面上に熱酸化法により約４３ＯＡの５ｉ−０゜膜１
２を形成し、更にその上にＣＶＤ法等により約５００＾
のＳｉ３Ｎ４膜１３を堆積形成する。その上で、全面に
フォトレジスト膜を形成しかつＮ型ウェル形成部位の２
オドレジスト膜を現像除去した上で、このフォトレジス
ト膜をマスクにして同図（Ｂ）のようにＳｉ、Ｎ４膜１
３をエツチング除去する。 ２＃、１ このとき、ＳｉＯ２膜１２も若干エツチングされる。
そして、Ｓｉ、Ｎ４膜１３をマスクとしてりん（Ｐ）等
のＮ型不純物をイオン打込みしてＮ型ウェル形成領域に
Ｎ型イオン打込層１４を形成しておく。
のＮ型不純物をイオン打込みしてＮ型ウェル形成領域に
Ｎ型イオン打込層１４を形成しておく。
次に前記ウェーハ１１を酸化雰囲気下におき、Ｓｉ、Ｎ
４膜１３をマスクとして表面酸化を行なうことにより、
同図（Ｃ）のようにＮ型ウェル形成領域上に約１３５Ｏ
Ａの若干厚いＳｉＯ２膜１２ａを成長させる。その上で
、前記Ｓｉ３Ｎ、膜１３を除去し、今度はＢＦ、等のＰ
型不純物をウェーハ１１にイオン打込みする。これによ
り、前記若干厚いＳｉｎ。
４膜１３をマスクとして表面酸化を行なうことにより、
同図（Ｃ）のようにＮ型ウェル形成領域上に約１３５Ｏ
Ａの若干厚いＳｉＯ２膜１２ａを成長させる。その上で
、前記Ｓｉ３Ｎ、膜１３を除去し、今度はＢＦ、等のＰ
型不純物をウェーハ１１にイオン打込みする。これによ
り、前記若干厚いＳｉｎ。
膜１２ａがマスクとして作用し、前記Ｎ型ウェル形成領
域以外（Ｐ型ウェル形成領域となる）の部分に、同図（
Ｄ）のようにＰ型イオン打込層１５が形成される。
域以外（Ｐ型ウェル形成領域となる）の部分に、同図（
Ｄ）のようにＰ型イオン打込層１５が形成される。
しかる上で、このシリコンウェーハ１１を第１図に例示
したような熱処理装置内にセットし、約２００ｐｐｍの
０２を含むＮ、ガス雰囲気下でかつ約１２００℃の条件
で加熱処理を行なう。これにより、前記Ｎ型イオン打込
層１４．Ｐ型イオン打込層１５は活性化されてウェーハ
１１内を拡散され、第２図（Ｅ）のように夫々Ｎ型ウェ
ル１６．Ｐ型ウェル１７が形成される。このとき、Ｐ型
ウェル形成領域ではウェーハ表面に約３４０λの厚さの
Ｓ ｉｏ２膜（最初の厚さ４．３０ｋがＳｉ、Ｎ４膜１
３の除去時に若干エツチングされるため）１２ｂが存在
しているのみである。しかし、多少の欠陥が存在してい
るものの、Ｎ、ガス中に含まれる０、の作用によって欠
陥が補正される。これは、５ｉｎｔ膜が新たに成長し、
ピンホールを埋めるためと考えられる。したがって、Ｐ
型つェル１７表面にサーマルエッチが生じることはない
。
したような熱処理装置内にセットし、約２００ｐｐｍの
０２を含むＮ、ガス雰囲気下でかつ約１２００℃の条件
で加熱処理を行なう。これにより、前記Ｎ型イオン打込
層１４．Ｐ型イオン打込層１５は活性化されてウェーハ
１１内を拡散され、第２図（Ｅ）のように夫々Ｎ型ウェ
ル１６．Ｐ型ウェル１７が形成される。このとき、Ｐ型
ウェル形成領域ではウェーハ表面に約３４０λの厚さの
Ｓ ｉｏ２膜（最初の厚さ４．３０ｋがＳｉ、Ｎ４膜１
３の除去時に若干エツチングされるため）１２ｂが存在
しているのみである。しかし、多少の欠陥が存在してい
るものの、Ｎ、ガス中に含まれる０、の作用によって欠
陥が補正される。これは、５ｉｎｔ膜が新たに成長し、
ピンホールを埋めるためと考えられる。したがって、Ｐ
型つェル１７表面にサーマルエッチが生じることはない
。
以上のようにＮ型ウェル１６．Ｐ型ウェル１７を形成し
た後は、同図（Ｆ）のようにＳｉ、Ｎ、膜１８を７オト
エソチング法により選択的に形成し、これをマスクとし
てチャネルストッパ用の不純物イオン打込みを行ないか
つ選択酸化を行なうことにより、同図（Ｇ）のように両
つェル１６，１７間にチャネルストッパ１９およびフィ
ールド５Ｉ０２膜２０を形成する。その上で、両ウェル
１６，１７上のＳｉＯ２膜１２ａ、１２ｂを除去した後
、改めてゲート絶縁膜としてのＳ ｉＯを膜２１．２１
を新たに形成し、以下常法に従ってゲート電極２２゜２
２やソース・ドレイン層２３．．２３を形成する１これ
により、同図（Ｈ）のように、Ｎ型ウェル１６上にＰチ
ャネルＭＯ８）ランジスタ２４を形成し、Ｐ薇つェル１
７上にＮチャネルＭＯＳ）ランジスタ２５を形成してＣ
ＭＯＳ構造の半導体装置が構成される。
た後は、同図（Ｆ）のようにＳｉ、Ｎ、膜１８を７オト
エソチング法により選択的に形成し、これをマスクとし
てチャネルストッパ用の不純物イオン打込みを行ないか
つ選択酸化を行なうことにより、同図（Ｇ）のように両
つェル１６，１７間にチャネルストッパ１９およびフィ
ールド５Ｉ０２膜２０を形成する。その上で、両ウェル
１６，１７上のＳｉＯ２膜１２ａ、１２ｂを除去した後
、改めてゲート絶縁膜としてのＳ ｉＯを膜２１．２１
を新たに形成し、以下常法に従ってゲート電極２２゜２
２やソース・ドレイン層２３．．２３を形成する１これ
により、同図（Ｈ）のように、Ｎ型ウェル１６上にＰチ
ャネルＭＯ８）ランジスタ２４を形成し、Ｐ薇つェル１
７上にＮチャネルＭＯＳ）ランジスタ２５を形成してＣ
ＭＯＳ構造の半導体装置が構成される。
ところで、以上のように構成されたＭＯＳ）ランジスタ
、特にＰ型ウェル１７上に形成されたＮチャネルＭＯＳ
）ランジスタ２５のゲートしきい値電圧（ｖｔｈ）を、
Ｐ型ウェル１７の拡散形成時のＮ、ガス中におけるＯ１
濃度を変化させて測定したところ、第３図（Ａ）の特性
が得られた。
、特にＰ型ウェル１７上に形成されたＮチャネルＭＯＳ
）ランジスタ２５のゲートしきい値電圧（ｖｔｈ）を、
Ｐ型ウェル１７の拡散形成時のＮ、ガス中におけるＯ１
濃度を変化させて測定したところ、第３図（Ａ）の特性
が得られた。
すなわち、拡散時におけるＮ２ガス中０Ｏ２濃度を大き
くすればこれに伴なってしきい値電圧も上昇される。し
たがって、しきい値電圧の上、下限を設定すれば、これ
から０２濃度の範囲も親制御 されることに
なる。本例の場合ではＮ２ガス中の０、濃度は１００〜
５００ｐｐｍ程度が好ましいことが同図から判る。なお
、Ｎ型ウェル１６上のＰチャネルＭＯ８）ランジスタ２
４のゲートしきい値電圧は同図（Ｂ）のとおりであり、
この場合にはしきい値電圧はＯ７濃度と相関はない。こ
れはウェル拡散時においてＮ型ウェル形成領域上には若
干厚いＳｉＯ２膜１２ａが存在するためであり、Ｐ型ウ
ェル形成領域の薄い５ｉＯｚ膜１２ｂの場合のような効
果はない。勿論、相関のない代りにサーマルエッチの生
じるおそれもない。
くすればこれに伴なってしきい値電圧も上昇される。し
たがって、しきい値電圧の上、下限を設定すれば、これ
から０２濃度の範囲も親制御 されることに
なる。本例の場合ではＮ２ガス中の０、濃度は１００〜
５００ｐｐｍ程度が好ましいことが同図から判る。なお
、Ｎ型ウェル１６上のＰチャネルＭＯ８）ランジスタ２
４のゲートしきい値電圧は同図（Ｂ）のとおりであり、
この場合にはしきい値電圧はＯ７濃度と相関はない。こ
れはウェル拡散時においてＮ型ウェル形成領域上には若
干厚いＳｉＯ２膜１２ａが存在するためであり、Ｐ型ウ
ェル形成領域の薄い５ｉＯｚ膜１２ｂの場合のような効
果はない。勿論、相関のない代りにサーマルエッチの生
じるおそれもない。
以上のように形成したＣＭＯＳ構造では、サーマルエッ
チの発生は殆んどなく、サーマルエッチが原因とされる
歩留の低下を有効に解消することができた。
チの発生は殆んどなく、サーマルエッチが原因とされる
歩留の低下を有効に解消することができた。
（１） シリコンウェーハ・内の、表面が薄いシリコ
ン酸化膜で覆われたウェル形成のための不純物拡散処理
を、Ｏ７を含有したＮ、ガス雰囲気でかつ高温条件の下
で行なっているので、ウェー７〜表面のサーマルエッチ
を防止し、サーマルエッチが原因 ト；
１ とされる歩留を大幅に改善することができる。
ン酸化膜で覆われたウェル形成のための不純物拡散処理
を、Ｏ７を含有したＮ、ガス雰囲気でかつ高温条件の下
で行なっているので、ウェー７〜表面のサーマルエッチ
を防止し、サーマルエッチが原因 ト；
１ とされる歩留を大幅に改善することができる。
＋２１ ＣＭ ＯＳ構造に要求されるウェルの拡散を
前述のように０２を含有し７．： Ｎ 、ガス雰囲気下
で行なっているので、ウェルにおけるサーマルエッチの
発生を防止でき、ウェル上に形成されるＭＯＳトランジ
スタの特性を安定なものにできる。
前述のように０２を含有し７．： Ｎ 、ガス雰囲気下
で行なっているので、ウェルにおけるサーマルエッチの
発生を防止でき、ウェル上に形成されるＭＯＳトランジ
スタの特性を安定なものにできる。
（ａ）Ｎ、ガス中に含まれる０、の濃度を約２００ｐｐ
ｍ（ｌｏＯ〜５００ｐｐｍ）にしているので、コレによ
り形成されたウェル上のＭＯＳ）ランジスタのしきい値
を目標の範囲内に納めることができ、ＭＯＳ）ランジス
タの設計上有利である。
ｍ（ｌｏＯ〜５００ｐｐｍ）にしているので、コレによ
り形成されたウェル上のＭＯＳ）ランジスタのしきい値
を目標の範囲内に納めることができ、ＭＯＳ）ランジス
タの設計上有利である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｎ型ウェル
上に薄いＳｉＯ□膜を形成した状態或いはＰ、Ｈの両ウ
ェル上に薄いＳｉＯ２膜を形成した状態でウェルの拡散
を行なうようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｎ型ウェル
上に薄いＳｉＯ□膜を形成した状態或いはＰ、Ｈの両ウ
ェル上に薄いＳｉＯ２膜を形成した状態でウェルの拡散
を行なうようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ構造の半導
体装置の特にウェルの形成技術に適用した場合について
説明したが、それに限定されるものではなく、薄いＳｉ
Ｏ２膜表面に対して不活性ガス雰囲気下で高温処理する
技術全般に適用することができる。
をその背景となった利用分野であるＣＭＯＳ構造の半導
体装置の特にウェルの形成技術に適用した場合について
説明したが、それに限定されるものではなく、薄いＳｉ
Ｏ２膜表面に対して不活性ガス雰囲気下で高温処理する
技術全般に適用することができる。
第１図は本発明方法を実施するための装置の概用した場
合の実施例の工程図、 第３図（Ａ） 、 （Ｂ）はＮ２ガス中０Ｏ２濃度とゲ
ートしきい値電圧との相関を示す図である。 １・・・炉体、３・・・プロセスチューブ、５・ガスコ
ントローラ、６・・・Ｎ２ガス源、７・・・０２ガス源
、１１−・・シリコンウェーハ、１２．１２ａ、１２ｂ
−８ｉ０２膜、１３・・・Ｓｉ、Ｎ、膜、１４・・・Ｎ
型イオン打込層、１５・・・Ｐ型イオン打込層、１６・
・・Ｎ型ウェル、１７・・・Ｐ型ウェル、１８・・・Ｓ
ｉ３Ｎ４膜、２４・・・ＰチャネルＭＯ８）ランジスタ
、２５・・・ＮチャネルＭＯＳ）ランジスタ。
合の実施例の工程図、 第３図（Ａ） 、 （Ｂ）はＮ２ガス中０Ｏ２濃度とゲ
ートしきい値電圧との相関を示す図である。 １・・・炉体、３・・・プロセスチューブ、５・ガスコ
ントローラ、６・・・Ｎ２ガス源、７・・・０２ガス源
、１１−・・シリコンウェーハ、１２．１２ａ、１２ｂ
−８ｉ０２膜、１３・・・Ｓｉ、Ｎ、膜、１４・・・Ｎ
型イオン打込層、１５・・・Ｐ型イオン打込層、１６・
・・Ｎ型ウェル、１７・・・Ｐ型ウェル、１８・・・Ｓ
ｉ３Ｎ４膜、２４・・・ＰチャネルＭＯ８）ランジスタ
、２５・・・ＮチャネルＭＯＳ）ランジスタ。
Claims (1)
- 【特許請求の範囲】 １、表面にＳｉＯ＿２膜を有する半導体基板を不活性ガ
ス雰囲気下で高温処理するに際し、前記不活性ガス中に
若干のＯ＿２を含有させたことを特徴とする半導体装置
の製造方法。 ２、不活性ガスはＮ＿２ガスであり、Ｏ＿２濃度は約２
００ｐｐｍである特許請求の範囲第１項記載の半導体装
置の製造方法。 ３、半導体基板にイオン打込みされた不純物を高温によ
り拡散処理してなる特許請求の範囲第１項記載の半導体
装置の製造方法。 ４、表面にＳｉＯ＿２膜を形成しかつ不純物をイオン打
込みしてなる半導体基板を不活性ガス雰囲気下で高温処
理し、前記不純物を拡散させてウェルを形成し、このウ
ェルや半導体基板上にＰチャネル、ＮチャネルのＭＯＳ
トランジスタを形成するＣＭＯＳ構造の半導体装置の製
造に際し、前記不活性ガス中に若干のＯ＿２を含有させ
たことを特徴とする半導体装置の製造方法。 ５、不活性ガスはＮ＿２ガスであり、Ｏ＿２濃度は約２
００ｐｐｍである特許請求の範囲第４項記載の半導体装
置の製造方法。 ６、Ｏ＿２濃度は１００〜５００ｐｐｍの範囲である特
許請求の範囲第５項記載の半導体装置の製造方法。 ７、シリコンウェーハ表面にＳｉＯ＿２膜を形成し、不
純物をイオン打込みした上でＯ＿２を約２００ｐｐｍ含
むＮ＿２ガス雰囲気下で約１２００℃の温度で前記不純
物を拡散してウェルを形成してなる特許請求の範囲第４
項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129323A JPS618931A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
| US06/748,195 US4626450A (en) | 1984-06-25 | 1985-06-24 | Process for producing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129323A JPS618931A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618931A true JPS618931A (ja) | 1986-01-16 |
Family
ID=15006741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129323A Pending JPS618931A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4626450A (ja) |
| JP (1) | JPS618931A (ja) |
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| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
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| JPH11260750A (ja) | 1998-03-10 | 1999-09-24 | Denso Corp | 半導体装置の製造方法 |
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1984
- 1984-06-25 JP JP59129323A patent/JPS618931A/ja active Pending
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1985
- 1985-06-24 US US06/748,195 patent/US4626450A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4626450A (en) | 1986-12-02 |
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