JPH10135285A - 半導体集積回路装置のテスト回路 - Google Patents
半導体集積回路装置のテスト回路Info
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- JPH10135285A JPH10135285A JP8286595A JP28659596A JPH10135285A JP H10135285 A JPH10135285 A JP H10135285A JP 8286595 A JP8286595 A JP 8286595A JP 28659596 A JP28659596 A JP 28659596A JP H10135285 A JPH10135285 A JP H10135285A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 3
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- 230000015572 biosynthetic process Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 チップ面積の増大を抑えてテスト回路を付加
するとともに、本来の機能を有するチップの入力バッフ
ァの入力電圧マージンを正確に保証することができる半
導体集積回路装置のテスト回路を提供する。 【解決手段】 テスト用のバッファ素子３をグリッドラ
インＧＬ上に設けることにより、チップ面積の増大を抑
えることができる。また、グリッドラインＧＬ上にスイ
ッチ素子４を設けることにより、本デバイスとテスト用
バッファの切り換えが可能となる。
するとともに、本来の機能を有するチップの入力バッフ
ァの入力電圧マージンを正確に保証することができる半
導体集積回路装置のテスト回路を提供する。 【解決手段】 テスト用のバッファ素子３をグリッドラ
インＧＬ上に設けることにより、チップ面積の増大を抑
えることができる。また、グリッドラインＧＬ上にスイ
ッチ素子４を設けることにより、本デバイスとテスト用
バッファの切り換えが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置のテスト回路に関するものである。
置のテスト回路に関するものである。
【０００２】
【従来の技術】従来、入力バッファの入力電圧マージン
を保証するためには、定めた規格の電圧を入力し、多く
のゲートを伝播して最終的出力が期待値と一致するか否
かで判断する場合がほとんどである。この場合、多くの
ゲートを伝播して行く途中でのったノイズ等の影響によ
り、本来の入力バッファの入力電圧マージンが測定でき
ない場合が多々有る。また、多くのゲートを伝播して最
終的に出力で検出できるテストパターン（故障検出率）
がないと測定できないことになる。
を保証するためには、定めた規格の電圧を入力し、多く
のゲートを伝播して最終的出力が期待値と一致するか否
かで判断する場合がほとんどである。この場合、多くの
ゲートを伝播して行く途中でのったノイズ等の影響によ
り、本来の入力バッファの入力電圧マージンが測定でき
ない場合が多々有る。また、多くのゲートを伝播して最
終的に出力で検出できるテストパターン（故障検出率）
がないと測定できないことになる。
【０００３】また、従来、グリッドライン上やチップ内
に別回路を設ける技術はあるが、ほとんどは本来の機能
を有するチップとは異なる回路をモニタ素子として設け
たりして、本来の機能を有する回路とは切り離されてい
る〔いわゆるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒ
ｏｕｐ）チップなど〕。また、本来の機能を有する回路
と接続されていても、それはワイヤボンディングされる
パッドとは別のパッド等を直接接続しているものがほと
んどである。
に別回路を設ける技術はあるが、ほとんどは本来の機能
を有するチップとは異なる回路をモニタ素子として設け
たりして、本来の機能を有する回路とは切り離されてい
る〔いわゆるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒ
ｏｕｐ）チップなど〕。また、本来の機能を有する回路
と接続されていても、それはワイヤボンディングされる
パッドとは別のパッド等を直接接続しているものがほと
んどである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たように従来の半導体集積回路装置のテスト方法では、
入力バッファから出力に伝播する間にのるノイズの影響
や出力バッファのできに左右され、正確な入力バッファ
の入力電圧マージンを測定することが不可能である。
たように従来の半導体集積回路装置のテスト方法では、
入力バッファから出力に伝播する間にのるノイズの影響
や出力バッファのできに左右され、正確な入力バッファ
の入力電圧マージンを測定することが不可能である。
【０００５】また、従来のものは本来の機能を有するチ
ップ（回路）とは異なる回路をモニタ素子として設ける
もので、その回路を測定しても、本来の機能を有するチ
ップ（回路）のできを保証することはできないものであ
る。本発明は、上記問題点を除去し、チップ面積の増大
を抑えてテスト回路を付加するとともに、本来の機能を
有するチップの入力バッファの入力電圧マージンを正確
に保証することができる半導体集積回路装置のテスト回
路を提供することを目的とする。
ップ（回路）とは異なる回路をモニタ素子として設ける
もので、その回路を測定しても、本来の機能を有するチ
ップ（回路）のできを保証することはできないものであ
る。本発明は、上記問題点を除去し、チップ面積の増大
を抑えてテスト回路を付加するとともに、本来の機能を
有するチップの入力バッファの入力電圧マージンを正確
に保証することができる半導体集積回路装置のテスト回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体集積回路装置のテスト回路において、複数
のチップが配置される半導体ウエハのグリッドライン上
にテスト用バッファ素子及びスイッチ素子を設けるよう
にしたものである。
成するために、 （１）半導体集積回路装置のテスト回路において、複数
のチップが配置される半導体ウエハのグリッドライン上
にテスト用バッファ素子及びスイッチ素子を設けるよう
にしたものである。
【０００７】（２）上記（１）記載の半導体集積回路装
置のテスト回路において、複数のチップの内、一方のチ
ップのパッドに第１のスイッチ素子を接続し、この第１
のスイッチ素子に前記テスト用バッファ素子を接続し、
このテスト用バッファ素子に第２のスイッチ素子を接続
し、この第２のスイッチ素子をもう一方のチップのパッ
ドに接続するようにしたものである。
置のテスト回路において、複数のチップの内、一方のチ
ップのパッドに第１のスイッチ素子を接続し、この第１
のスイッチ素子に前記テスト用バッファ素子を接続し、
このテスト用バッファ素子に第２のスイッチ素子を接続
し、この第２のスイッチ素子をもう一方のチップのパッ
ドに接続するようにしたものである。
【０００８】（３）上記（１）記載の半導体集積回路装
置のテスト回路において、複数のチップの各チップに個
別にテスト用パッドとバッファ素子とスイッチ素子とを
接続するようにしたものである。 （４）上記（１）記載の半導体集積回路装置のテスト回
路において、複数のチップのパッド間を接続するよう
に、グリッドライン上にそれぞれ第１のスイッチ素子、
バッファ素子、第２のスイッチ素子、共用パッド、第１
のスイッチ素子、バッファ素子、第２のスイッチ素子を
直列に接続するようにしたものである。
置のテスト回路において、複数のチップの各チップに個
別にテスト用パッドとバッファ素子とスイッチ素子とを
接続するようにしたものである。 （４）上記（１）記載の半導体集積回路装置のテスト回
路において、複数のチップのパッド間を接続するよう
に、グリッドライン上にそれぞれ第１のスイッチ素子、
バッファ素子、第２のスイッチ素子、共用パッド、第１
のスイッチ素子、バッファ素子、第２のスイッチ素子を
直列に接続するようにしたものである。
【０００９】（５）半導体集積回路装置のテスト回路に
おいて、チップの未使用部分にテスト用バッファの出力
パッドに接続されるテスト用バッファ及びスイッチ素子
を隣接するチップ外周のパッドに直列に接続するように
したものである。
おいて、チップの未使用部分にテスト用バッファの出力
パッドに接続されるテスト用バッファ及びスイッチ素子
を隣接するチップ外周のパッドに直列に接続するように
したものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体集積回路装置のテスト回路の配
置方法の説明図である。この図において、１，１１はチ
ップ、２，１２はチップの外周部に配置されたパッド、
２Ａはそのパッド２中のテスト用出力パッド、３はグリ
ッドライン（ＧＬ）上に設けられたテスト用バッファ素
子、４は同様にグリッドライン上に設けられ、バッファ
素子に直列に接続されるスイッチ素子、５はチップ内に
形成されるスイッチ素子、６はチップ内に形成される入
力バッファ素子である。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体集積回路装置のテスト回路の配
置方法の説明図である。この図において、１，１１はチ
ップ、２，１２はチップの外周部に配置されたパッド、
２Ａはそのパッド２中のテスト用出力パッド、３はグリ
ッドライン（ＧＬ）上に設けられたテスト用バッファ素
子、４は同様にグリッドライン上に設けられ、バッファ
素子に直列に接続されるスイッチ素子、５はチップ内に
形成されるスイッチ素子、６はチップ内に形成される入
力バッファ素子である。
【００１１】このように、第１実施例によれば、テスト
用バッファ素子３をグリッドライン上に設けることによ
り、チップ面積の増大を抑えることができる。また、グ
リッドライン上にスイッチ素子４を設けることにより、
本デバイスとテスト用バッファの切り換えが可能とな
る。次に、本発明の第２実施例について説明する。
用バッファ素子３をグリッドライン上に設けることによ
り、チップ面積の増大を抑えることができる。また、グ
リッドライン上にスイッチ素子４を設けることにより、
本デバイスとテスト用バッファの切り換えが可能とな
る。次に、本発明の第２実施例について説明する。
【００１２】図２は本発明の第２実施例を示す半導体集
積回路装置のテスト回路の配置方法の説明図である。こ
の図において、２１，３１はチップ、２２，３２はチッ
プの外周部に配置されたパッド、２３はグリッドライン
上に設けられたバッファ素子、２４は同様にグリッドラ
イン上に設けられ、バッファ素子２３の入力側に直列に
接続される第１のスイッチ素子、２５はバッファ素子２
３の出力側に直列に接続される第２のスイッチ素子、２
６はチップ内に形成されるスイッチ素子、２７はチップ
内に形成される入力バッファ素子である。
積回路装置のテスト回路の配置方法の説明図である。こ
の図において、２１，３１はチップ、２２，３２はチッ
プの外周部に配置されたパッド、２３はグリッドライン
上に設けられたバッファ素子、２４は同様にグリッドラ
イン上に設けられ、バッファ素子２３の入力側に直列に
接続される第１のスイッチ素子、２５はバッファ素子２
３の出力側に直列に接続される第２のスイッチ素子、２
６はチップ内に形成されるスイッチ素子、２７はチップ
内に形成される入力バッファ素子である。
【００１３】このように、第２実施例によれば、テスト
用のバッファ素子２３をグリッドライン上に設け、その
出力パッドとして、隣接チップ３１のパッドを使用する
ようにしたので、チップ面積の増大を抑えることができ
る。更に、グリッドライン上にスイッチ素子を設けるこ
とにより、本デバイスとテスト用バッファの切換えが可
能となる。
用のバッファ素子２３をグリッドライン上に設け、その
出力パッドとして、隣接チップ３１のパッドを使用する
ようにしたので、チップ面積の増大を抑えることができ
る。更に、グリッドライン上にスイッチ素子を設けるこ
とにより、本デバイスとテスト用バッファの切換えが可
能となる。
【００１４】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、４１，５１はチップ、４２，５２はチップの外周
部に配置されたパッド、４３，５３はグリッドライン上
に設けられたテスト用バッファ素子、４４は同様にグリ
ッドライン上に設けられ、バッファ素子４３の入力側に
直列に接続されるスイッチ素子、４５はグリッドライン
上に設けられ、バッファ素子４３の出力側に直列に接続
されるパッド、４６はチップ内に形成されるスイッチ素
子、４７はチップ内に形成される入力バッファ素子であ
る。
る。図３は本発明の第３実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、４１，５１はチップ、４２，５２はチップの外周
部に配置されたパッド、４３，５３はグリッドライン上
に設けられたテスト用バッファ素子、４４は同様にグリ
ッドライン上に設けられ、バッファ素子４３の入力側に
直列に接続されるスイッチ素子、４５はグリッドライン
上に設けられ、バッファ素子４３の出力側に直列に接続
されるパッド、４６はチップ内に形成されるスイッチ素
子、４７はチップ内に形成される入力バッファ素子であ
る。
【００１５】また、５４は同様にグリッドライン上に設
けられ、テスト用バッファ素子５３の出力側に直列に接
続されるスイッチ素子、５５はグリッドライン上に設け
られ、バッファ素子５３の入力側に直列に接続されるパ
ッド、５６はチップ内に形成されるスイッチ素子、５７
はチップ内に形成される入力バッファ素子である。この
ように、第３実施例によれば、テスト用のバッファ素子
４３，５３と、その入出力パッド４５，５５をグリッド
ライン上に設けることにより、チップの増大を抑えるこ
とができる。更に、グリッドライン上にスイッチ素子を
設けることにより、本デバイスとテスト用バッファの切
換えが可能となる。
けられ、テスト用バッファ素子５３の出力側に直列に接
続されるスイッチ素子、５５はグリッドライン上に設け
られ、バッファ素子５３の入力側に直列に接続されるパ
ッド、５６はチップ内に形成されるスイッチ素子、５７
はチップ内に形成される入力バッファ素子である。この
ように、第３実施例によれば、テスト用のバッファ素子
４３，５３と、その入出力パッド４５，５５をグリッド
ライン上に設けることにより、チップの増大を抑えるこ
とができる。更に、グリッドライン上にスイッチ素子を
設けることにより、本デバイスとテスト用バッファの切
換えが可能となる。
【００１６】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、６１，７１はチップ、６２，７２はチップの外周
部に配置されたパッド、６４，７６はグリッドライン上
のテスト用バッファ素子、６５，６６，７７，７８はグ
リッドライン上のスイッチ素子、６７，７４はチップ内
に形成されるスイッチ素子、６８，７５はチップ内に形
成される入力バッファ素子、８０は共用で使用されるグ
リッドライン上のパッドである。
る。図４は本発明の第４実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、６１，７１はチップ、６２，７２はチップの外周
部に配置されたパッド、６４，７６はグリッドライン上
のテスト用バッファ素子、６５，６６，７７，７８はグ
リッドライン上のスイッチ素子、６７，７４はチップ内
に形成されるスイッチ素子、６８，７５はチップ内に形
成される入力バッファ素子、８０は共用で使用されるグ
リッドライン上のパッドである。
【００１７】このように、第４実施例によれば、テスト
用バッファ素子６４とその出力パッド８０をグリッドラ
イン上に設け、また、隣接チップのテスト用バッファ素
子７６もその出力パッド８０を共用することができる。
次に、本発明の第５実施例について説明する。図５は本
発明の第５実施例を示す半導体集積回路装置のテスト回
路の配置方法の説明図である。
用バッファ素子６４とその出力パッド８０をグリッドラ
イン上に設け、また、隣接チップのテスト用バッファ素
子７６もその出力パッド８０を共用することができる。
次に、本発明の第５実施例について説明する。図５は本
発明の第５実施例を示す半導体集積回路装置のテスト回
路の配置方法の説明図である。
【００１８】この図において、８１はチップ、８２はチ
ップの外周部に配置されたパッド、８３はチップ内の未
使用部分に設けたテスト用バッファ素子、８４はチップ
内の未使用部分に形成されるスイッチ素子、８５はチッ
プ内に形成されている使用されているスイッチ素子、８
６はチップ内に形成されている使用されている入力用バ
ッファ素子である。なお、８２Ａはテスト用出力パッド
である。
ップの外周部に配置されたパッド、８３はチップ内の未
使用部分に設けたテスト用バッファ素子、８４はチップ
内の未使用部分に形成されるスイッチ素子、８５はチッ
プ内に形成されている使用されているスイッチ素子、８
６はチップ内に形成されている使用されている入力用バ
ッファ素子である。なお、８２Ａはテスト用出力パッド
である。
【００１９】グリッドライン上やチップ内の未使用部分
に設けたバッファ素子を測定する場合は、そのバッファ
素子に接続しているスイッチ素子をＯＮさせる。このと
き本来の機能を有するチップの内部へ接続しているスイ
ッチ素子はＯＦＦにしておく。本来の機能を有するチッ
プ（回路）をテストする場合は、逆に前者のスイッチ素
子はＯＦＦにし、後者のスイッチ素子をＯＮにして、本
来の機能を有するチップに対して、テストできるように
する。
に設けたバッファ素子を測定する場合は、そのバッファ
素子に接続しているスイッチ素子をＯＮさせる。このと
き本来の機能を有するチップの内部へ接続しているスイ
ッチ素子はＯＦＦにしておく。本来の機能を有するチッ
プ（回路）をテストする場合は、逆に前者のスイッチ素
子はＯＦＦにし、後者のスイッチ素子をＯＮにして、本
来の機能を有するチップに対して、テストできるように
する。
【００２０】このように、第５実施例によれば、テスト
用バッファ素子８３をチップ内の未使用部分のスイッチ
素子８４（ゲート）を使用することにより、チップ面積
の増大を抑えることができる。以上のように、本発明に
よれば、本来の機能を有する回路の入力バッファ素子の
出力（保証）を伝播時等のノイズの影響を受けずに、同
一または同等の回路を測定し、本来の機能を有するチッ
プ（回路）の入力バッファの入力電圧マージンを正確に
保証することができる。
用バッファ素子８３をチップ内の未使用部分のスイッチ
素子８４（ゲート）を使用することにより、チップ面積
の増大を抑えることができる。以上のように、本発明に
よれば、本来の機能を有する回路の入力バッファ素子の
出力（保証）を伝播時等のノイズの影響を受けずに、同
一または同等の回路を測定し、本来の機能を有するチッ
プ（回路）の入力バッファの入力電圧マージンを正確に
保証することができる。
【００２１】また、この場合、本来の機能を有するチッ
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。更に、グリッドライン上やチップ内の
未使用部分にバッファ素子を設けた場合、スイッチ素子
を設けることにより、本来の機能を有するチップ（回
路）をテストする場合は、別に設けたバッファ素子の影
響を受けないようにできる。
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。更に、グリッドライン上やチップ内の
未使用部分にバッファ素子を設けた場合、スイッチ素子
を設けることにより、本来の機能を有するチップ（回
路）をテストする場合は、別に設けたバッファ素子の影
響を受けないようにできる。
【００２２】また、そのスイッチ素子を設けることによ
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。上記
したように、本発明によれば、 本来の機能を有するチップ（回路）と、その１段目の
入力バッファと同一、または同等の回路をグリッドライ
ン上やチップ内に別に設けて測定することにより、伝播
時等のノイズの影響を受けずに、本来の機能を有するチ
ップの入力バッファの入力電圧マージンを保証すること
ができる。
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。上記
したように、本発明によれば、 本来の機能を有するチップ（回路）と、その１段目の
入力バッファと同一、または同等の回路をグリッドライ
ン上やチップ内に別に設けて測定することにより、伝播
時等のノイズの影響を受けずに、本来の機能を有するチ
ップの入力バッファの入力電圧マージンを保証すること
ができる。
【００２３】グリッドライン上やチップ内の未使用部
分に、バッファ素子を設けて、スイッチ素子を通して、
本来の機能を有する回路のパッドと接続することによ
り、スイッチを切った場合、本来の機能を有する回路の
動作テスト時等には、別に設けたバッファ素子の影響を
受けないようにすることができる。 グリッドライン上にパッドやバッファ素子を設けて、
スイッチ素子を通して、隣接チップのパッド等を利用し
てテストを行うことができる。
分に、バッファ素子を設けて、スイッチ素子を通して、
本来の機能を有する回路のパッドと接続することによ
り、スイッチを切った場合、本来の機能を有する回路の
動作テスト時等には、別に設けたバッファ素子の影響を
受けないようにすることができる。 グリッドライン上にパッドやバッファ素子を設けて、
スイッチ素子を通して、隣接チップのパッド等を利用し
てテストを行うことができる。
【００２４】上記やのようにして、別に設けるバ
ッファ回路やそれを測定するための構成による全体のエ
リア（面積）の増大を抑制する。 なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
ッファ回路やそれを測定するための構成による全体のエ
リア（面積）の増大を抑制する。 なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）本来の機能を有する回路の入力バッファ素子の出
力（保証）を伝播時等のノイズの影響を受けずに、同一
または同等の回路を測定し、本来の機能を有するチップ
（回路）の入力バッファの入力電圧マージンを正確に保
証することができる。
よれば、以下のような効果を奏することができる。 （Ａ）本来の機能を有する回路の入力バッファ素子の出
力（保証）を伝播時等のノイズの影響を受けずに、同一
または同等の回路を測定し、本来の機能を有するチップ
（回路）の入力バッファの入力電圧マージンを正確に保
証することができる。
【００２６】また、この場合、本来の機能を有するチッ
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。 （Ｂ）更に、グリッドライン上やチップ内の未使用部分
にバッファ素子を設けた場合、スイッチ素子を設けるこ
とにより、本来の機能を有するチップ（回路）をテスト
する場合は、別に設けたバッファ素子の影響を受けない
ようにできる。
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。 （Ｂ）更に、グリッドライン上やチップ内の未使用部分
にバッファ素子を設けた場合、スイッチ素子を設けるこ
とにより、本来の機能を有するチップ（回路）をテスト
する場合は、別に設けたバッファ素子の影響を受けない
ようにできる。
【００２７】また、そのスイッチ素子を設けることによ
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。
【図１】本発明の第１実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。
のテスト回路の配置方法の説明図である。
【図２】本発明の第２実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。
のテスト回路の配置方法の説明図である。
【図３】本発明の第３実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。
のテスト回路の配置方法の説明図である。
【図４】本発明の第４実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。
のテスト回路の配置方法の説明図である。
【図５】本発明の第５実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。
のテスト回路の配置方法の説明図である。
１，１１，２１，３１，４１，５１，６１，７１，８１
チップ ２，１２，２２，３２，４２，４５，５２，５５，６
２，７２，８０，８２パッド ２Ａ，８２Ａ テスト用出力パッド ３，２３，４３，５３，６４，７６，８３ グリッド
ライン上のバッファ素子（テスト用バッファ素子） ４，４４，５４，６５，６６，７７，７８ グリッド
ライン上のスイッチ素子 ５，２６，４６，５６，６７，７４ チップ内に形成
されるスイッチ素子 ６，２７，４７，５７，６８，７５ チップ内に形成
される入力バッファ素子 ２４ 第１のスイッチ素子 ２５ 第２のスイッチ素子 ３１ 隣接チップ ８４ チップ内の未使用部分に形成されるスイッチ素
子 ８５ チップ内に形成されている使用されているスイ
ッチ素子 ８６ チップ内に形成されている使用されている入力
用バッファ素子 ＧＬ グリッドライン
チップ ２，１２，２２，３２，４２，４５，５２，５５，６
２，７２，８０，８２パッド ２Ａ，８２Ａ テスト用出力パッド ３，２３，４３，５３，６４，７６，８３ グリッド
ライン上のバッファ素子（テスト用バッファ素子） ４，４４，５４，６５，６６，７７，７８ グリッド
ライン上のスイッチ素子 ５，２６，４６，５６，６７，７４ チップ内に形成
されるスイッチ素子 ６，２７，４７，５７，６８，７５ チップ内に形成
される入力バッファ素子 ２４ 第１のスイッチ素子 ２５ 第２のスイッチ素子 ３１ 隣接チップ ８４ チップ内の未使用部分に形成されるスイッチ素
子 ８５ チップ内に形成されている使用されているスイ
ッチ素子 ８６ チップ内に形成されている使用されている入力
用バッファ素子 ＧＬ グリッドライン
Claims (5)
- 【請求項１】 複数のチップが配置される半導体ウエハ
のグリッドライン上にテスト用バッファ素子及びスイッ
チ素子を設けるようにしたことを特徴とする半導体集積
回路装置のテスト回路。 - 【請求項２】 請求項１記載の半導体集積回路装置のテ
スト回路において、複数のチップの内、一方のチップの
パッドに第１のスイッチ素子を接続し、該第１のスイッ
チ素子に前記テスト用バッファ素子を接続し、該テスト
用バッファ素子に第２のスイッチ素子を接続し、該第２
のスイッチ素子をもう一方のチップのパッドに接続する
ことを特徴とする半導体集積回路装置のテスト回路。 - 【請求項３】 請求項１記載の半導体集積回路装置のテ
スト回路において、複数のチップの各チップに個別にテ
スト用パッドとバッファ素子とスイッチ素子とを接続す
るようにしたことを特徴とする半導体集積回路装置のテ
スト回路。 - 【請求項４】 請求項１記載の半導体集積回路装置のテ
スト回路において、複数のチップのパッド間を接続する
ように、グリッドライン上にそれぞれ第１のスイッチ素
子、バッファ素子、第２のスイッチ素子、共用パッド、
第１のスイッチ素子、バッファ素子、第２のスイッチ素
子を直列に接続することを特徴とする半導体集積回路装
置のテスト回路。 - 【請求項５】 チップの未使用部分にテスト用バッファ
の出力パッドに接続されるテスト用バッファ素子及びス
イッチ素子を隣接するチップ外周のパッドに直列に接続
することを特徴とする半導体集積回路装置のテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286595A JPH10135285A (ja) | 1996-10-29 | 1996-10-29 | 半導体集積回路装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286595A JPH10135285A (ja) | 1996-10-29 | 1996-10-29 | 半導体集積回路装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135285A true JPH10135285A (ja) | 1998-05-22 |
Family
ID=17706456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286595A Withdrawn JPH10135285A (ja) | 1996-10-29 | 1996-10-29 | 半導体集積回路装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007372A (ja) * | 2012-05-30 | 2014-01-16 | Denso Corp | 半導体装置の検査装置及び製造方法 |
-
1996
- 1996-10-29 JP JP8286595A patent/JPH10135285A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007372A (ja) * | 2012-05-30 | 2014-01-16 | Denso Corp | 半導体装置の検査装置及び製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |