JPH10135342A - クロック配線レイアウト方法 - Google Patents
クロック配線レイアウト方法Info
- Publication number
- JPH10135342A JPH10135342A JP8292328A JP29232896A JPH10135342A JP H10135342 A JPH10135342 A JP H10135342A JP 8292328 A JP8292328 A JP 8292328A JP 29232896 A JP29232896 A JP 29232896A JP H10135342 A JPH10135342 A JP H10135342A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- layer
- cell
- uppermost
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路の設計の際に問題となるクロ
ックスキューを抑えたレイアウトを得る事を目的とす
る。 【解決手段】 クロック配線専用の配線層を最上層に設
け、工程１としてセルの配置を行い、工程３として、最
上層までのクロック配線を行なう。工程４として最上層
以外の配線層を使用して、クロック以外の信号の配線を
行なう。工程５として最上層でのクロック配線を行な
う。この手法によりクロック配線は、最上層までどのセ
ルに対しても同一となるので、最上層での配線遅延のバ
ラツキのみを抑えるようにするだけでよく、最上層での
配線長、配線幅を変化させる事により得られる。
ックスキューを抑えたレイアウトを得る事を目的とす
る。 【解決手段】 クロック配線専用の配線層を最上層に設
け、工程１としてセルの配置を行い、工程３として、最
上層までのクロック配線を行なう。工程４として最上層
以外の配線層を使用して、クロック以外の信号の配線を
行なう。工程５として最上層でのクロック配線を行な
う。この手法によりクロック配線は、最上層までどのセ
ルに対しても同一となるので、最上層での配線遅延のバ
ラツキのみを抑えるようにするだけでよく、最上層での
配線長、配線幅を変化させる事により得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の設
計手法、特にレイアウト設計手法に関する。
計手法、特にレイアウト設計手法に関する。
【０００２】
【従来の技術】クロックスキューを抑えるようにクロッ
クの配線を行なう従来の手法として、第一に、特開平５
−１５２４３８に記載されているようにクロックツリー
バッファリングによる方法がある。この方法はクロック
バッファを複数段配置しその間をバランスされた配線に
より配線することでスキューを抑えるものである。第二
の手法としては、特開平６−８５２１８に記載されてい
るように複数のセルのクロック入力に対して矩形の配線
によりクロックを供給する方法がある。
クの配線を行なう従来の手法として、第一に、特開平５
−１５２４３８に記載されているようにクロックツリー
バッファリングによる方法がある。この方法はクロック
バッファを複数段配置しその間をバランスされた配線に
より配線することでスキューを抑えるものである。第二
の手法としては、特開平６−８５２１８に記載されてい
るように複数のセルのクロック入力に対して矩形の配線
によりクロックを供給する方法がある。
【０００３】
【発明が解決しようとする課題】従来の第一の手法で
は、チャネル配線方式において配線実行時に配線領域を
確保するために、セルの配置が移動する場合があり、実
際の配線遅延が見積もりから外れるために、クロックス
キューが生じるという問題があった。
は、チャネル配線方式において配線実行時に配線領域を
確保するために、セルの配置が移動する場合があり、実
際の配線遅延が見積もりから外れるために、クロックス
キューが生じるという問題があった。
【０００４】また従来の第二の手法では矩形の配線を駆
動するバッファの能力を高くすることが必要である。さ
らにこの手法では、クロックツリーによるバッファリン
グ手法を用いることが困難であるので、クロックの入力
からフリップフロップまでの遅延が大きくなる場合があ
る。
動するバッファの能力を高くすることが必要である。さ
らにこの手法では、クロックツリーによるバッファリン
グ手法を用いることが困難であるので、クロックの入力
からフリップフロップまでの遅延が大きくなる場合があ
る。
【０００５】本発明は前記課題に鑑みてなされ、クロッ
クスキューを抑えた半導体回路のクロック配線レイアウ
ト方法を提供することを目的とする。
クスキューを抑えた半導体回路のクロック配線レイアウ
ト方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のクロック配線レ
イアウト方法は、多層配線の配線層の最上層をクロック
の専用配線層とし、各セルのクロック端子から専用のク
ロック配線層へのクロック配線はビアを積み上げるよう
にし、クロック以外の配線を行なった後に最上層でのク
ロック配線を行なうものである。
イアウト方法は、多層配線の配線層の最上層をクロック
の専用配線層とし、各セルのクロック端子から専用のク
ロック配線層へのクロック配線はビアを積み上げるよう
にし、クロック以外の配線を行なった後に最上層でのク
ロック配線を行なうものである。
【０００７】
【発明の実施の形態】図１に本発明の一実施の形態に係
るクロック配線レイアウト方法の処理フローを示す。図
１において、１はセルの配置工程を、２はクロックツリ
ーバッファセルの追加配置工程を、３は最上層までのク
ロック配線工程を、４はクロック以外の信号の配線工程
を、５は最上層でのクロック配線工程を表わす。
るクロック配線レイアウト方法の処理フローを示す。図
１において、１はセルの配置工程を、２はクロックツリ
ーバッファセルの追加配置工程を、３は最上層までのク
ロック配線工程を、４はクロック以外の信号の配線工程
を、５は最上層でのクロック配線工程を表わす。
【０００８】工程１として、 セルの配置１を実行す
る。この工程は接続情報に従って計算機によって自動配
置されるか、手動により行われる。
る。この工程は接続情報に従って計算機によって自動配
置されるか、手動により行われる。
【０００９】工程２として、クロックツリーバッファセ
ルの追加配置２を実行する。この工程はクロック配線に
よる遅延の大小によっては省略可能である。クロックが
入力となるセルの数が少ない場合には、クロックツリー
バッファセルを追加することなく遅延を抑えた配線が可
能であるからである。
ルの追加配置２を実行する。この工程はクロック配線に
よる遅延の大小によっては省略可能である。クロックが
入力となるセルの数が少ない場合には、クロックツリー
バッファセルを追加することなく遅延を抑えた配線が可
能であるからである。
【００１０】工程３として、配置したセルのクロック端
子に、ビアを積み上げて最上層までの配線３を行なう。
前記工程２でクロックツリーバッファセルを追加した場
合には、クロックツリーバッファセルの入出力端子につ
いても、ビアを積み上げて最上層までのクロック配線を
行なう。
子に、ビアを積み上げて最上層までの配線３を行なう。
前記工程２でクロックツリーバッファセルを追加した場
合には、クロックツリーバッファセルの入出力端子につ
いても、ビアを積み上げて最上層までのクロック配線を
行なう。
【００１１】工程４として、最上層以外の配線層を使用
して、クロック以外の信号の配線４を行なう。
して、クロック以外の信号の配線４を行なう。
【００１２】工程５として、最上層のクロック専用配線
層を使用して、クロック配線を実行する。この時に、最
上位の配線層での配線長、配線幅を変更して各セルへの
スキューが小さくなるように配線する。前記工程２にお
いてクロックツリーバッファセルを一段追加した場合に
は、工程５では、各バッファセルの入力までの配線を行
ない、バッファセルの出力から前記工程１で配置された
セルのクロック端子までの配線を行なう。
層を使用して、クロック配線を実行する。この時に、最
上位の配線層での配線長、配線幅を変更して各セルへの
スキューが小さくなるように配線する。前記工程２にお
いてクロックツリーバッファセルを一段追加した場合に
は、工程５では、各バッファセルの入力までの配線を行
ない、バッファセルの出力から前記工程１で配置された
セルのクロック端子までの配線を行なう。
【００１３】なお前記工程１におけるセルは、スタンダ
ードセルだけではなく、あるいはＲＡＭ、ＲＯＭのよう
なセルであってもよい。
ードセルだけではなく、あるいはＲＡＭ、ＲＯＭのよう
なセルであってもよい。
【００１４】図２に本実施の形態の処理手順により作製
されるレイアウトを層ごとに分離した図を示す。図２に
おいて、それぞれ６はクロック配線層を、７はクロック
配線を、８は信号配線層を、９は信号配線を、１０はセ
ル構成層を、１１はセルを表わす。図２を用いて本実施
の形態による各工程でどのようにレイアウトが作製され
るかを説明する。
されるレイアウトを層ごとに分離した図を示す。図２に
おいて、それぞれ６はクロック配線層を、７はクロック
配線を、８は信号配線層を、９は信号配線を、１０はセ
ル構成層を、１１はセルを表わす。図２を用いて本実施
の形態による各工程でどのようにレイアウトが作製され
るかを説明する。
【００１５】前記工程１、工程２が終了した段階では、
図２(a)におけるセル構成層１０までが作製される。
図２(a)におけるセル構成層１０までが作製される。
【００１６】前記工程３、工程４までが終了すると、図
２(b)における信号配線層８までが作製される。前記工
程３では、図２における信号配線層８のうちクロック配
線７のみが配線され、前記工程４で、信号配線層８のす
べての配線が完了する。ここまでの工程によりセル構成
層１０と信号配線層８のレイアウトが完成している。
２(b)における信号配線層８までが作製される。前記工
程３では、図２における信号配線層８のうちクロック配
線７のみが配線され、前記工程４で、信号配線層８のす
べての配線が完了する。ここまでの工程によりセル構成
層１０と信号配線層８のレイアウトが完成している。
【００１７】前記工程５では、図２(c)におけるクロッ
ク配線層６のクロック配線７を作製する。
ク配線層６のクロック配線７を作製する。
【００１８】なお図２では信号配線の配線層を１層しか
示さなかったが、実際のレイアウトでは信号配線の配線
層は複数であってもかまわない。
示さなかったが、実際のレイアウトでは信号配線の配線
層は複数であってもかまわない。
【００１９】さらに最上層とその他の配線層との間の層
間絶縁膜の膜厚を大きくすることにより、クロック配線
の配線容量が低減され、クロック配線の配線遅延を低減
することもできる。
間絶縁膜の膜厚を大きくすることにより、クロック配線
の配線容量が低減され、クロック配線の配線遅延を低減
することもできる。
【００２０】
【発明の効果】以上述べたように本発明のクロック配線
レイアウト方法では、最上位のクロック配線層でのクロ
ック配線の際には、既に他の信号配線が完了しているた
めに、セルの位置が確定している。さらに、各セルから
最上配線層までの配線は全てのセルに対して同一である
からスキューが生じるのは、最上層の配線のみとなる。
従って、最上配線層での配線遅延のバラツキを抑えなが
ら配線するだけで、クロックスキューを抑えることがで
きる。
レイアウト方法では、最上位のクロック配線層でのクロ
ック配線の際には、既に他の信号配線が完了しているた
めに、セルの位置が確定している。さらに、各セルから
最上配線層までの配線は全てのセルに対して同一である
からスキューが生じるのは、最上層の配線のみとなる。
従って、最上配線層での配線遅延のバラツキを抑えなが
ら配線するだけで、クロックスキューを抑えることがで
きる。
【００２１】またクロックツリーバッファリングの手法
の適用が容易であるので、クロックの遅延を抑えること
が可能であり、クロック配線の駆動に高能力のバッファ
を必要としないという効果がある。
の適用が容易であるので、クロックの遅延を抑えること
が可能であり、クロック配線の駆動に高能力のバッファ
を必要としないという効果がある。
【図１】本発明の一実施の形態に係るクロック配線レイ
アウト方法の処理フロー図
アウト方法の処理フロー図
【図２】同実施の形態により作製されるレイアウトを層
ごとに分離した図
ごとに分離した図
１ セルの配置工程 ２ クロックツリーバッファセルの配置工程 ３ 最上層までのクロック配線工程 ４ クロック以外の配線工程 ５ 最上層でのクロック配線工程 ６ クロック配線層 ７ クロック配線 ８ 信号配線層 ９ 信号配線 １０ セル構成層 １１ セル
Claims (1)
- 【請求項１】 多層配線構造を持つ半導体集積回路のレ
イアウトを行なう手法において、セルの配置を行なう第
一の手順と、セルのクロックピンから最上位の配線層ま
でビアを積み上げて配線を行なう第二の手順と、最上位
以外の配線層を使用してクロック以外の配線を行なう第
三の手順と、最上位の配線層のみを用いてクロックの配
線を行なう第四の手順とを備えたこを特徴とするクロッ
ク配線レイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292328A JPH10135342A (ja) | 1996-11-05 | 1996-11-05 | クロック配線レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292328A JPH10135342A (ja) | 1996-11-05 | 1996-11-05 | クロック配線レイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135342A true JPH10135342A (ja) | 1998-05-22 |
Family
ID=17780372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8292328A Pending JPH10135342A (ja) | 1996-11-05 | 1996-11-05 | クロック配線レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591408B1 (en) | 1999-09-30 | 2003-07-08 | Nec Electronics Corporation | Apparatus and method for designing semiconductor circuit, and recording medium |
-
1996
- 1996-11-05 JP JP8292328A patent/JPH10135342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591408B1 (en) | 1999-09-30 | 2003-07-08 | Nec Electronics Corporation | Apparatus and method for designing semiconductor circuit, and recording medium |
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