JPH0677441A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理回路の大規模化、高速化に伴う動作クロ
ックの超高速に対応するため、クロック・スキュー等の
配線遅延の最小化を図ること。 【構成】 多層配線を利用するマスタースライス方式の
半導体集積回路において、配線を最上層の配線、最上層
と最上層の直下の層を用いた配線、または最上層の直下
の上層の配線のみからなる機能ブロック（１３）として
構成する。またこの配線のみからなる機能ブロックによ
って論理回路機能を有する機能ブロック（１１、１２）
間の配線を行い、所望の回路を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特にマスタースライス方式の半導体集積回路に関す
るものである。

【０００２】

【従来の技術】マスタースライス方式の半導体集積回路
では、機能ブロックの端子同士を配線して所望の回路を
実現している。この配線は、通常、コンピュータのＣＡ
Ｄツールによる自動配線によって行なわれる。この場
合、多層配線、例えば３層配線を利用するデバイスで
は、第１層、第２層あるいは第３層の間に配線が自由自
在に引き回される。またこの配線は一般に最下層である
第１層から引き回され、また第１層での配線が引き回せ
なくなると上の層へ引き上げて配線を行う。このため下
の層ほど配線が混むこととなる。

【０００３】ところで今日、論理回路の大規模化や高速
化に伴い、動作クロックの超高速対応が求められてきて
おり、クロック・スキューが大きな問題となってきた。
このクロック・スキューは、配線抵抗、容量、コンタク
ト抵抗、スルホール抵抗などにより変化する。このた
め、これらの値を極力小さな値になるように配線系の配
線を行う必要があるが、半導体プロセスからくる制約は
免れない。即ち、各製造工程において半導体表面に残っ
た凹凸により平坦化が難しい。

【０００４】半導体表面の平坦性は、やはり凹凸は残る
ものの、各製造工程の始めの方が良好である。また各工
程毎に凹凸が生じるので、後の工程に行くほど凹凸が大
きくなる。従って、最下層の配線が一番配線幅を狭くで
き、厚さも一番薄くできる。そして、上層の配線ほど幅
は広くなり、また厚さも厚くならざるを得ない。また、
単位面積当りの配線容量も最下層が大きく、上層に行く
にしたがって小さくならざるを得ない。

【０００５】

【発明が解決しようとする課題】従来の半導体集積回路
では、上記の様な条件の下で自動配線によって配線層を
自動的に引き回している。よって、高速化が必要な配線
であっても、高抵抗な最下層で引き回したり、また配線
が密集することによる、配線での遅延時間が大きかっ
た。

【０００６】そして論理回路の大規模化や高速化はチッ
プサイズの大型化、配線層の多層化、微細化を進展させ
ている。このため、機能ブロック間を接続する配線を信
号が伝播する遅延時間が大きくなって、高速設計を必要
とする回路においてどうしても設計余裕の少ない回路と
ならざるを得ないという問題がある。

【０００７】図２(a) 、(b) に示したブロック図によ
り、従来の半導体集積回路の問題点をより具体的に説明
する。クロック・スキューの原因は、図２(a) に示すよ
うに、クロックドライブφ１、φ２により分岐したクロ
ック信号において、それぞれにつながる負荷の差と配線
のＲＣ時定数の差である。またクロック・スキューの最
大は、φ１のクロックドライバーに最も近いゲートとφ
２のクロックドライバーに最も遠いゲートへの、クロッ
ク信号の遅延の差である。この遅延差は図２(b)に示す
ように、配線総抵抗ＲT と総容量ＣT による時定数の約
０．７倍で現わされる。

【０００８】また多層配線における配線抵抗と配線容量
については次の通りである。即ち、多層配線の最下層の
配線は、拡散工程を終えた次にくる工程であり、表面は
プロセス上平坦化が進んでいる。ここで、拡散と配線と
の接続を行うコンタクト孔をあけたり、コンタクト孔に
配線をかぶせたりして配線を引き回すが、プロセス上相
当配線幅を狭くし、これは例えば、１．０μｍぐらいま
で可能である。配線の厚みは、１層配線であれば１．０
μｍぐらいが一般に使用されるが、０．６μｍぐらいの
厚さにおさえる必要がある。これは、第２層、第３層と
上層になるほど平坦化が難しくなるからである。第２層
の配線の厚さが０．８μｍで、第３層の配線の厚さが
１．０μｍという使用例もある。従って最上層の配線が
一番低抵抗であり、最下層が一番高抵抗となる。

【０００９】次に、配線容量について述べると、配線層
間の層間絶縁膜をはさんで、配線層間に静電容量Ｃを生
ずる。最下層Ａｌ配線と拡散層との間にＣD1、最下層Ａ
ｌ配線と中層Ａｌ配線との間にＣ12、中層Ａｌ配線と最
上層Ａｌ配線との間にＣ23の各静電容量を生ずる。従っ
て、最上層Ａｌ配線の容量Ｃ3 は１／Ｃ3 ＝１／ＣD1＋
１／Ｃ12＋１／Ｃ23となるので一番小さい。また、最下
層Ａｌ配線の容量Ｃ1は一番大きな値となる。

【００１０】ここで、クロック配線長を２０mm、最下層
Ａｌ配線の抵抗を４０Ω／mm、中層Ａｌ配線の抵抗を３
０Ω／mm、最上層のＡｌ配線の抵抗を２０Ω／mm、最下
層Ａｌ配線の容量を０．２１ｐＦ／mm、中層Ａｌ配線の
容量を０．１３ｐＦ／mm、最上層Ａｌ配線の容量を０．
０９ｐＦ／mm、ゲート電極の容量を０．１ｐＦ／個とし
て、次段ゲート数を１００個均等に並んでいるとする。
この場合、最下層Ａｌ配線時にはＲT1×２０mm＝８００
Ω、ＣT1＝０．２１ｐＦ／mm×２０mm＋０．１ｐＦ／個
×１００個＝１４．２ｐＦとなる。よって、クロック・
スキューの最大は約８ｎｓにもなる。従って、大規模な
ＬＳＩ設計におけるクロック配分には注意が必要とな
る。

【００１１】ここで、最上層Ａｌ配線を設けたときに
は、ＲT3・２０Ω／mm×２０mm＝４００Ω、ＣT3＝０．
０９＝ｐＦ／mm×２０mm＋０．１ｐＦ／個×１００個＝
１１．８ｐＦとなる。よって、クロック・スキューは最
大約３．３ｎｓに押さえられ、最下層Ａｌ配線に比べて
クロック・スキューは半分以下に押さえられる。

【００１２】以上のように、配線による信号の伝播遅延
を極力小さくする必要があり、そのためには低抵抗な配
線、低容量な配線を設ける必要があり、最上層に配線を
設けることが好ましい。とことが上記自動配線の際に使
用されるＣＡＤツールは一般に、端子データのある層で
優先的に配線し、またその層で配線が引ききれないとそ
の上層を使って配線を実施しようとする。しかしなが
ら、論理回路の大規模化、高速化に伴い動作クロックの
超高速対応が求められることに伴い、特にクロック系の
配線については、最上層の配線で引き回せるようにする
ことが必要となる。

【００１３】以上に鑑み、本発明は、クロック・スキュ
ー等の配線遅延、即ち配線による信号の伝播遅延の最小
化を図ることが可能な半導体集積回路を提供することを
目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体集積回路
は、マスタースライス方式の半導体集積回路において、
論理回路機能を有する機能ブロック以外に信号配線のみ
からなる機能ブロックを有していることを特徴とする。
より詳しくは、単位当たりの抵抗や容量の小さな最上層
の配線、最上層と最上層直下の上層を用いてなる配線、
または最上層の直下の上層の配線のみからなる機能ブロ
ックを設け、この機能ブロックによって論理回路機能を
有する機能ブロック間の配線を行って所望の回路を実現
することを特徴とするものである。

【００１５】

【作用】上記の配線のみからなる機能ブロックを設け、
またこの機能ブロックによって論理回路機能を有する機
能ブロック間の配線を行うことで、配線での遅延時間を
極力小さくすることが可能となる。

【００１６】

【実施例】図１は、本発明の実施例に係わる、多層配線
を利用するマスタースライス方式の半導体集積回路１の
平面図を示したものである。この半導体集積回路１の周
囲には、入・出力回路２が配置されている。また半導体
集積回路１のチップ内部には、各種の機能ブロック１１
〜１３、並びに各種の機能ブロックの集合体２１〜２３
がある。

【００１７】図１においては、便宜上、複雑に混み入っ
た各ブロック間の配線は省略した。また論理回路機能を
有する機能ブロック１１、機能ブロック１２を結ぶ配線
群を、機能ブロック１３として示した。機能ブロック１
３は、最上層の３層配線群１４で作られている。この機
能ブロック１３を介して機能ブロック１１と機能ブロッ
ク１２を配線することで、これらは最短で配線される。
またその際、後述するように、配線抵抗と配線容量がと
もに小さいことから、配線での遅延は最小の値になるよ
うに構成される。

【００１８】上記実施例では、配線のみからなる機能ブ
ロック１３を最上層の３層配線群１４で構成した。しか
しながら、最上層の３層配線のみに係わらず接続すべき
機能ブロック１１、１２間が最短で接続する場合、即
ち、水平方向ばかりでなく垂直方向への配線が必要とな
る場合もある。この場合には、当然のことながら、１つ
の機能ブロック１３内に最上層とその直下にある上層配
線（３層配線品なら第３層配線と第２層配線）からなる
配線群を備えることも必要となる。また、垂直方向のみ
の配線が必要となる場合には、最上層の直下の上層配線
が必要となる。即ち、３層配線品なら第２層配線からな
る配線群を備えた機能ブロック１３が必要となる。

【００１９】次に、多層配線における配線抵抗と配線容
量について説明する。多層配線の最下層の配線は拡散工
程を終えた次に来る工程であり、表面はプロセス平坦化
が進んでいる。ここで、拡散と配線との接続を行うコン
タクトホールをあけたり、コンタクトホールに配線をか
ぶせたりして配線を引き回す。その際、プロセス上、相
当配線幅を狭くする必要があり、これは例えば、１．０
μｍぐらいまで可能である。ただ、配線の厚みは１層配
線品であれば、１．０μｍ位が一般に使用されるが、
０．６μｍぐらいの厚さに抑える必要がある。これは第
２層、第３層と上層に行くほど平坦化が難しくなるから
である。第２層の配線の厚さが０．８μｍ、第３層の配
線の厚さが１．０μｍという使用例もある。従って、最
上層の配線が一番低抵抗であり、最下層の配線が一番高
抵抗となる。

【００２０】次に、配線容量について説明する。配線層
間の層間絶縁膜を挟んで、配線層間に静電容量Ｃを生ず
る。最下層Ａｌ配線と拡散層との間にＣD1、最下層Ａｌ
配線と中層Ａｌ配線との間にＣ12、中層Ａｌ配線と最上
層Ａｌ配線との間にＣ23の静電容量を生ずる。従って、
最上層Ａｌ配線の容量Ｃ3 は１／Ｃ3 ＝１／ＣD1＋１／
Ｃ12＋１／Ｃ23となり、一番小さい。また最下層Ａｌ配
線の容量Ｃ１は、一番大きな値となる。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
論理機能を有する機能ブロック間の配線に、配線層中の
最上層、最上層とその次の上位層、または最上層の直下
の上層を使用して接続することが可能となる。このた
め、低抵抗で低容量な配線が可能となり、配線による信
号の伝播遅延が小さくできる半導体集積回路を提供する
ことができる。また、クロックラインで問題となるクロ
ック・スキューも小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す平面図である。

【図２】従来の半導体集積回路の問題点を説明するため
の説明図である。

【符号の説明】

１ 半導体集積回路 ２ 入・出力回路 １１、１２、１３ 機能ブロック １４ ３層配線群 ２１、２２、２３ 機能ブロックの集合体

Claims (1)

【特許請求の範囲】
1. 【請求項１】 多層配線を利用するマスタースライス方
   式の半導体集積回路において、最上層の配線、最上層と
   最上層の直下の層を用いてなる配線、または最上層の直
   下の上層の配線のみからなる機能ブロックを有し、前記
   配線のみからなる機能ブロックにより論理回路機能を有
   する機能ブロック間の配線を行って所望の回路を実現し
   たことを特徴とする半導体集積回路。