JPH10135821A - クロック生成回路 - Google Patents
クロック生成回路Info
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- JPH10135821A JPH10135821A JP8284221A JP28422196A JPH10135821A JP H10135821 A JPH10135821 A JP H10135821A JP 8284221 A JP8284221 A JP 8284221A JP 28422196 A JP28422196 A JP 28422196A JP H10135821 A JPH10135821 A JP H10135821A
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- Japan
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- frequency
- division ratio
- frequency division
- signal
- ratio
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】非整数の分周をその非整数の前後の整数の分周
比を所定の切替比率で切替えることにより実現し、ジッ
タの少ない集積化に適したクロック生成回路を実現す
る。 【解決手段】基準クロック信号ＲＥＦを分周比設定信号
Ｃ０ＰＲで設定された２つの分周比で分周して出力クロ
ックＣＫ０を発生する分周回路３と、基本クロック信号
ＲＥＦと出力クロック信号ＣＫ０の周波数比がＡ（整
数）＋ｂ（小数点以下の数）の時に分周比Ａと分周比Ａ
＋１との分周比設定信号を発生する分周比設定回路１
と、選択信号ＣＡＲ１により２つの分周比設定信号の一
方を選択して分周比設定信号Ｃ０ＰＲを出力する分周比
セレクタ２と、ＲＥＦとＣＫ０との周波数の最大公約数
の周期期間における分周比ＡとＡ＋１との分周クロック
数の比を切替比率として選択信号ＣＡＲ１を発生する制
御部４とから構成される。
比を所定の切替比率で切替えることにより実現し、ジッ
タの少ない集積化に適したクロック生成回路を実現す
る。 【解決手段】基準クロック信号ＲＥＦを分周比設定信号
Ｃ０ＰＲで設定された２つの分周比で分周して出力クロ
ックＣＫ０を発生する分周回路３と、基本クロック信号
ＲＥＦと出力クロック信号ＣＫ０の周波数比がＡ（整
数）＋ｂ（小数点以下の数）の時に分周比Ａと分周比Ａ
＋１との分周比設定信号を発生する分周比設定回路１
と、選択信号ＣＡＲ１により２つの分周比設定信号の一
方を選択して分周比設定信号Ｃ０ＰＲを出力する分周比
セレクタ２と、ＲＥＦとＣＫ０との周波数の最大公約数
の周期期間における分周比ＡとＡ＋１との分周クロック
数の比を切替比率として選択信号ＣＡＲ１を発生する制
御部４とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成回路
に関し、特に基準クロックから分周比が整数でない周波
数のクロックをディジタル処理で得るクロック生成回路
に関する。
に関し、特に基準クロックから分周比が整数でない周波
数のクロックをディジタル処理で得るクロック生成回路
に関する。
【０００２】
【従来の技術】従来、この種のクロック生成回路は集積
回路化を目的としＶＣ０を使用しないでディジタル回路
で構成されている。図５はこの種の従来例として特開平
４−２０７５２４号公報に記載されたもののブロック図
である。
回路化を目的としＶＣ０を使用しないでディジタル回路
で構成されている。図５はこの種の従来例として特開平
４−２０７５２４号公報に記載されたもののブロック図
である。
【０００３】図４において出力クロック信号ＣＫＴは、
基準クロック発生回路２１から出力される基準クロック
ＣＫＳＴをスイッチ回路２２でパルスを所定数抜き取る
ことによって得られる。スイッチ回路２２は、基準クロ
ック信号ＣＫＳＴの導通／非導通をカウンター回路２３
からの制御信号ＧＳによってコントロールされる。
基準クロック発生回路２１から出力される基準クロック
ＣＫＳＴをスイッチ回路２２でパルスを所定数抜き取る
ことによって得られる。スイッチ回路２２は、基準クロ
ック信号ＣＫＳＴの導通／非導通をカウンター回路２３
からの制御信号ＧＳによってコントロールされる。
【０００４】カウンター回路２３はプリセットカウンタ
ーを有しており、基準クロック信号ＣＫＳＴをカウント
クロックとして入力すると共に、分周回路２４から出力
される分周クロック信号ＣＫＳＴをプリセットのタイミ
ング信号として入力する。分周回路２４はクロック信号
ＣＫＴを所定の分周比１／Ｎで分周するものである。ま
た、カウンター回路２３のプリセット値は、プリセット
データ出力回路（マイクロプロセッサ等）２５からのプ
リセットデータＰＳＤによって設定される。
ーを有しており、基準クロック信号ＣＫＳＴをカウント
クロックとして入力すると共に、分周回路２４から出力
される分周クロック信号ＣＫＳＴをプリセットのタイミ
ング信号として入力する。分周回路２４はクロック信号
ＣＫＴを所定の分周比１／Ｎで分周するものである。ま
た、カウンター回路２３のプリセット値は、プリセット
データ出力回路（マイクロプロセッサ等）２５からのプ
リセットデータＰＳＤによって設定される。
【０００５】そこで、カウンター回路２３は、分周クロ
ック信号ＣＫＮを入力するとプリセットし、スイッチ回
路２２に対して基準クロック信号ＣＫＳＴを非導通状態
とする制御信号ＧＳを出力し、この状態をカウンター値
が予め定められた値に達するまで継続する。それ以後は
再プリセットされるまで、スイッチ回路２２に対して基
準クロック信号ＣＫＳＴを導通状態とする制御信号ＧＳ
を出力する。また、分周回路２４の分周比１／Ｎは、ク
ロック信号ＣＫＴを用いて処理されるデータの周波数に
対応した値である。
ック信号ＣＫＮを入力するとプリセットし、スイッチ回
路２２に対して基準クロック信号ＣＫＳＴを非導通状態
とする制御信号ＧＳを出力し、この状態をカウンター値
が予め定められた値に達するまで継続する。それ以後は
再プリセットされるまで、スイッチ回路２２に対して基
準クロック信号ＣＫＳＴを導通状態とする制御信号ＧＳ
を出力する。また、分周回路２４の分周比１／Ｎは、ク
ロック信号ＣＫＴを用いて処理されるデータの周波数に
対応した値である。
【０００６】
【発明が解決しようとする課題】このように従来例で
は、得られる出力クロック信号は連続したパルス列の中
から周期的に所定数のパルスを抜き取るので間欠的なパ
ルス列のクロックとなる。従って連続したパルス列のク
ロックと比較した場合ジッタが大きくなるという問題が
ある。特に抜き取るパルス数が多くなるとジッタは更に
増大するという問題がある。
は、得られる出力クロック信号は連続したパルス列の中
から周期的に所定数のパルスを抜き取るので間欠的なパ
ルス列のクロックとなる。従って連続したパルス列のク
ロックと比較した場合ジッタが大きくなるという問題が
ある。特に抜き取るパルス数が多くなるとジッタは更に
増大するという問題がある。
【０００７】
【課題を解決するための手段】本発明のクロック生成回
路は、基準クロック信号を分周比設定信号により設定さ
れた分周比で分周し出力クロック信号を発生する分周回
路と、前記基準クロック信号と前記出力クロック信号と
の周波数比即ち分周比がＡ（整数）＋ａ（小数点以下の
数字）の時に分周比Ａを設定する分周比設定信号Ａと分
周比Ａ＋１を設定する分周比設定信号Ａ＋１とを発生す
る分周比設定回路と、前記分周比設定信号Ａおよび前記
分周比設定信号Ａ＋１とを入力し選択信号により一方を
選択して前記分周比設定信号を出力する分周比セレクタ
と、前記基準クロック信号および前記出力クロック信号
の周波数条件から所定の切替比率を演算して前記選択信
号を出力する制御部とを備えている。
路は、基準クロック信号を分周比設定信号により設定さ
れた分周比で分周し出力クロック信号を発生する分周回
路と、前記基準クロック信号と前記出力クロック信号と
の周波数比即ち分周比がＡ（整数）＋ａ（小数点以下の
数字）の時に分周比Ａを設定する分周比設定信号Ａと分
周比Ａ＋１を設定する分周比設定信号Ａ＋１とを発生す
る分周比設定回路と、前記分周比設定信号Ａおよび前記
分周比設定信号Ａ＋１とを入力し選択信号により一方を
選択して前記分周比設定信号を出力する分周比セレクタ
と、前記基準クロック信号および前記出力クロック信号
の周波数条件から所定の切替比率を演算して前記選択信
号を出力する制御部とを備えている。
【０００８】
【発明の実施の形態】次に本発明の実施の形態について
図を参照して説明する。図１は本発明の実施の形態の原
理を説明するブロック図である。
図を参照して説明する。図１は本発明の実施の形態の原
理を説明するブロック図である。
【０００９】図１において、本ブロック生成回路は、基
準クロック信号ＲＥＦを分周比設定信号Ｃ０ＰＲにより
設定された分周比で分周し、出力クロック信号ＣＫ０を
発生する分周回路３と、基準クロック信号ＲＥＦと出力
クロック信号ＣＫ０との周波数比がＡ（整数）＋ａ（小
数点以下の数字）の時に分周比Ａを設定する分周比設定
信号Ｃ０ＰＲ１と分周比Ａ＋１を設定する分周比設定信
号Ｃ０ＰＲ２とを発生する分周比設定回路１と、分周比
設定信号Ｃ０ＰＲ１および分周比設定信号Ｃ０ＰＲ２と
を入力し選択信号ＣＡＲ１により一方を選択して分周比
設定信号Ｃ０ＰＲを出力する分周比セレクタ２と、基準
クロック信号ＲＥＦおよび出力クロック信号ＣＫ０の周
波数条件から所定の切替比率を演算して選択信号ＣＡＲ
１を出力する制御部４から構成されている。
準クロック信号ＲＥＦを分周比設定信号Ｃ０ＰＲにより
設定された分周比で分周し、出力クロック信号ＣＫ０を
発生する分周回路３と、基準クロック信号ＲＥＦと出力
クロック信号ＣＫ０との周波数比がＡ（整数）＋ａ（小
数点以下の数字）の時に分周比Ａを設定する分周比設定
信号Ｃ０ＰＲ１と分周比Ａ＋１を設定する分周比設定信
号Ｃ０ＰＲ２とを発生する分周比設定回路１と、分周比
設定信号Ｃ０ＰＲ１および分周比設定信号Ｃ０ＰＲ２と
を入力し選択信号ＣＡＲ１により一方を選択して分周比
設定信号Ｃ０ＰＲを出力する分周比セレクタ２と、基準
クロック信号ＲＥＦおよび出力クロック信号ＣＫ０の周
波数条件から所定の切替比率を演算して選択信号ＣＡＲ
１を出力する制御部４から構成されている。
【００１０】制御部４は、基準クロック信号ＲＥＦと出
力クロック信号ＣＫ０との周波数の最大公約数の周期期
間において分周回路が分周比Ａで分周した時の出力クロ
ック数と分周比Ａ＋１で分周した時の出力クロック数と
の比がＢ（整数）＋ｂ（小数点以下の数）であった時に
分周比ＢおよびＢ＋１をそれぞれ設定するための分周比
設定信号Ｃ１ＰＲ１，Ｃ１ＰＲ２と、次に出力クロック
信号ＣＫ０をＢ＋ｂの比で分周するために分周比Ｂで分
周した時の出力クロック数と分周比Ｂ＋１で分周した時
の出力クロック数との比がＣ（整数）＋ｃ（小数点以下
の数）であった時に分周比Ｃおよび分周比Ｃ＋１をそれ
ぞれ設定するための分周比設定信号Ｃ２ＰＲ１，Ｃ２Ｐ
Ｒ２と、以下同様に出力クロック数の比が整数となるま
で計算して設定されたＮ組みの分周比設定信号Ｃ１ＰＲ
〜ＣＮＰＲおよび整数となった時の分周比設定信号ＣＮ
＋１ＰＲ２とを発生する分周比設定回路４１と、各分周
比設定信号を入力しそれぞれ対応する選択信号ＣＡＲに
より各々一方の分周比設定信号を選択して出力する分周
比セレクタ４２１〜４２Ｎと、出力クロック信号ＣＫ０
を分周比セレクタ４２１の出力信号Ｃ１ＰＲが設定する
分周比で分周し選択信号ＣＡＲ１および分周クロック信
号ＣＫ１を出力する分周回路４３１と、分周クロック信
号ＣＫ１を分周比セレクタ４２２の出力信号Ｃ２ＰＲの
分周比で分周し分周比セレクタ４２１への選択信号ＣＡ
Ｒ２および分周クロック信号ＣＫ２を出力する分周回路
４３２と、以下同様に前方の分周回路の出力クロック信
号を対応する分周比セレクタの出力信号の分周比で分周
し、前方の分周比セレクタへの選択信号と分周クロック
信号とを出力する分周回路４３１〜４３Ｎおよび分周回
路４３Ｎの分周クロック信号ＣＫＮを分周比設定信号Ｃ
Ｎ＋１ＰＲの分周比で分周し分周比セレクタ４２Ｎへの
選択信号ＣＡＲＮ＋１を出力する分周回路４３Ｎ＋１と
で構成している。
力クロック信号ＣＫ０との周波数の最大公約数の周期期
間において分周回路が分周比Ａで分周した時の出力クロ
ック数と分周比Ａ＋１で分周した時の出力クロック数と
の比がＢ（整数）＋ｂ（小数点以下の数）であった時に
分周比ＢおよびＢ＋１をそれぞれ設定するための分周比
設定信号Ｃ１ＰＲ１，Ｃ１ＰＲ２と、次に出力クロック
信号ＣＫ０をＢ＋ｂの比で分周するために分周比Ｂで分
周した時の出力クロック数と分周比Ｂ＋１で分周した時
の出力クロック数との比がＣ（整数）＋ｃ（小数点以下
の数）であった時に分周比Ｃおよび分周比Ｃ＋１をそれ
ぞれ設定するための分周比設定信号Ｃ２ＰＲ１，Ｃ２Ｐ
Ｒ２と、以下同様に出力クロック数の比が整数となるま
で計算して設定されたＮ組みの分周比設定信号Ｃ１ＰＲ
〜ＣＮＰＲおよび整数となった時の分周比設定信号ＣＮ
＋１ＰＲ２とを発生する分周比設定回路４１と、各分周
比設定信号を入力しそれぞれ対応する選択信号ＣＡＲに
より各々一方の分周比設定信号を選択して出力する分周
比セレクタ４２１〜４２Ｎと、出力クロック信号ＣＫ０
を分周比セレクタ４２１の出力信号Ｃ１ＰＲが設定する
分周比で分周し選択信号ＣＡＲ１および分周クロック信
号ＣＫ１を出力する分周回路４３１と、分周クロック信
号ＣＫ１を分周比セレクタ４２２の出力信号Ｃ２ＰＲの
分周比で分周し分周比セレクタ４２１への選択信号ＣＡ
Ｒ２および分周クロック信号ＣＫ２を出力する分周回路
４３２と、以下同様に前方の分周回路の出力クロック信
号を対応する分周比セレクタの出力信号の分周比で分周
し、前方の分周比セレクタへの選択信号と分周クロック
信号とを出力する分周回路４３１〜４３Ｎおよび分周回
路４３Ｎの分周クロック信号ＣＫＮを分周比設定信号Ｃ
Ｎ＋１ＰＲの分周比で分周し分周比セレクタ４２Ｎへの
選択信号ＣＡＲＮ＋１を出力する分周回路４３Ｎ＋１と
で構成している。
【００１１】尚、分周比設定回路４１は基準クロック信
号ＲＥＦおよび出力クロック信号ＣＫ０の周波数条件を
入力し各分周比を自動的に演算し、分周比設定信号Ｃ１
ＰＲ〜ＣＮ＋１ＰＲを出力する所要プログラムを含むＣ
ＰＵで構成しても良い。
号ＲＥＦおよび出力クロック信号ＣＫ０の周波数条件を
入力し各分周比を自動的に演算し、分周比設定信号Ｃ１
ＰＲ〜ＣＮ＋１ＰＲを出力する所要プログラムを含むＣ
ＰＵで構成しても良い。
【００１２】次に図２および図３を用いて本発明の実施
の形態例を説明する。図２は構成を示すブロック図、図
３は図２の動作を説明するタイムチャートである。図２
は図１においてＮ＝４とした場合の構成を示すものであ
る。図２において具体的な動作原理と構成とを以下に説
明する。
の形態例を説明する。図２は構成を示すブロック図、図
３は図２の動作を説明するタイムチャートである。図２
は図１においてＮ＝４とした場合の構成を示すものであ
る。図２において具体的な動作原理と構成とを以下に説
明する。
【００１３】ここでは、基準クロック信号ＲＥＦを１
７．７３４４７５ＭＨｚ，出力クロック信号ＣＫ０を７
６８ＫＨｚ，つまりＰＡＬのサブキャリア周波数の４倍
の周波数よりオーディオ・サンプリングクロックの１６
倍の周波数を生成する例である。基準クロック信号ＲＥ
Ｆと出力クロックＣＫ０の最大公約数は２５（ＨＺ）で
あり、１／２５＝４０（ｍｓ）周期期間（即ち、両者の
パルス列のパルスが同位置に並ぶ時の周期期間）に基準
クロック信号ＲＥＦが１７７３４４７５／２５＝７０９
３７９クロック，出力クロック信号ＣＫ０が７６８００
０／２５＝３０７２０クロック存在することになる。ま
た、基準クロック信号ＲＥＦと出力クロック信号ＣＫ０
の周波数比は１７７３４４７５／７６８０００＝２３．
０９１…であり、分周回路３では２３または２４の分周
がおこなわれる。
７．７３４４７５ＭＨｚ，出力クロック信号ＣＫ０を７
６８ＫＨｚ，つまりＰＡＬのサブキャリア周波数の４倍
の周波数よりオーディオ・サンプリングクロックの１６
倍の周波数を生成する例である。基準クロック信号ＲＥ
Ｆと出力クロックＣＫ０の最大公約数は２５（ＨＺ）で
あり、１／２５＝４０（ｍｓ）周期期間（即ち、両者の
パルス列のパルスが同位置に並ぶ時の周期期間）に基準
クロック信号ＲＥＦが１７７３４４７５／２５＝７０９
３７９クロック，出力クロック信号ＣＫ０が７６８００
０／２５＝３０７２０クロック存在することになる。ま
た、基準クロック信号ＲＥＦと出力クロック信号ＣＫ０
の周波数比は１７７３４４７５／７６８０００＝２３．
０９１…であり、分周回路３では２３または２４の分周
がおこなわれる。
【００１４】分周回路３は分周カウンタ３１とアドレス
デコーダ３２とで構成され、分周カウンタ３１は５ｂｉ
ｔのプリセッタブルカウンタであり、ここではプリセッ
ト値を変えることによってカウンタの分周比が変化する
構成にしているため、２３分周の場合，プリセット値を
“９”，２４分周の場合、プリセット値を“８”と設定
する。したがって分周比設定回路１は分周比セレクタ２
に対して“８”と“９”の値を出力し、これらのセレク
タ出力Ｃ０ＰＲが分周カウンタ３１にプリセット入力さ
れ、２３分周、もしくは２４分周される。分周カウンタ
３１のアドレス出力Ｃ０ＡＤＲはアドレスデコーダ３２
にてデューティー調整された出力クロック信号ＣＫ０と
して出力される。
デコーダ３２とで構成され、分周カウンタ３１は５ｂｉ
ｔのプリセッタブルカウンタであり、ここではプリセッ
ト値を変えることによってカウンタの分周比が変化する
構成にしているため、２３分周の場合，プリセット値を
“９”，２４分周の場合、プリセット値を“８”と設定
する。したがって分周比設定回路１は分周比セレクタ２
に対して“８”と“９”の値を出力し、これらのセレク
タ出力Ｃ０ＰＲが分周カウンタ３１にプリセット入力さ
れ、２３分周、もしくは２４分周される。分周カウンタ
３１のアドレス出力Ｃ０ＡＤＲはアドレスデコーダ３２
にてデューティー調整された出力クロック信号ＣＫ０と
して出力される。
【００１５】次に分周比セレクタ２のセレクト制御を行
うキャリー出力ＣＡＲＩを供給する制御部４について説
明する。４０ｍｓ周期期間に２３分周された出力クロッ
クＣＫ０がＸa 個，２４分周された出力クロックＣＫ０
がＸa+1 個存在するとした場合、以下の連立２次方程式
が成り立つ。
うキャリー出力ＣＡＲＩを供給する制御部４について説
明する。４０ｍｓ周期期間に２３分周された出力クロッ
クＣＫ０がＸa 個，２４分周された出力クロックＣＫ０
がＸa+1 個存在するとした場合、以下の連立２次方程式
が成り立つ。
【００１６】７０９３７９＝２３×Ｘa ＋２４×Ｘa+1 ３０７２０＝Ｘa ＋Ｘa+1 Ｘa ＝２７９０１，Ｘa+1 ＝２８１９となり、またＸa
とＸa+1 との比は２７９０１／２８１９＝９、８９７…
…であり、この比の分周を行うために分周回路４３１で
は分周比９または１０の分周を切替えておこなう。分周
カウンタ４４１は４ｂｉｔのプリセッタブルカウンタで
あるため、９分周の場合、プリセット値を“６”，１０
分周の場合プリセット値を“５”と設定する。したがっ
て分周比設定回路４１は分周比セレクタ４２１に対して
“５”と“６”の値を出力し、これらのセレクタ出力Ｃ
１ＰＲが分周カウンタ４４１にプリセット入力され、Ｃ
Ｋ０を入力クロックとして、９分周もしくは１０分周さ
れる。分周カウンタ４４１のアドレス出力Ｃ１ＡＤＲは
アドレスデコーダ４５１でデコードされ、分周１クロッ
クＣＫ１を出力する。また、分周カウンタ４４１のキャ
リー出力ＣＡＲ１によって分周比セレクタ２のセレクト
制御がおこなわれる。
とＸa+1 との比は２７９０１／２８１９＝９、８９７…
…であり、この比の分周を行うために分周回路４３１で
は分周比９または１０の分周を切替えておこなう。分周
カウンタ４４１は４ｂｉｔのプリセッタブルカウンタで
あるため、９分周の場合、プリセット値を“６”，１０
分周の場合プリセット値を“５”と設定する。したがっ
て分周比設定回路４１は分周比セレクタ４２１に対して
“５”と“６”の値を出力し、これらのセレクタ出力Ｃ
１ＰＲが分周カウンタ４４１にプリセット入力され、Ｃ
Ｋ０を入力クロックとして、９分周もしくは１０分周さ
れる。分周カウンタ４４１のアドレス出力Ｃ１ＡＤＲは
アドレスデコーダ４５１でデコードされ、分周１クロッ
クＣＫ１を出力する。また、分周カウンタ４４１のキャ
リー出力ＣＡＲ１によって分周比セレクタ２のセレクト
制御がおこなわれる。
【００１７】次に４０ｍｓ周期期間に９分周された分周
クロックＣＫ１がＸb 個、１０分周されたＣＫ１がＸ
b+1 個存在するとした場合、以下の連立２次方程式が成
り立つ。
クロックＣＫ１がＸb 個、１０分周されたＣＫ１がＸ
b+1 個存在するとした場合、以下の連立２次方程式が成
り立つ。
【００１８】 Ｘa ＝２７９０１＝９×Ｘb ＋１０×Ｘb+1 Ｘa+1 ＝２８１９＝Ｘb ＋Ｘb+1 Ｘb ＝２８９，Ｘb+1 ＝２５３０となり、Ｘb+1 とＸb
の比は２５３０／２８９＝８．７５４…であり、分周回
路４３２では分周比８または９の分周がおこなわれる。
分周カウンタ４４２はセレクタ出力Ｃ２ＰＲがプリセッ
ト入力され、分周クロック信号ＣＫ１を８分周，もしく
は９分周する。また、キャリー出力ＣＡＲ２によって分
周比セレクタ４４１のセレクト制御を行う。
の比は２５３０／２８９＝８．７５４…であり、分周回
路４３２では分周比８または９の分周がおこなわれる。
分周カウンタ４４２はセレクタ出力Ｃ２ＰＲがプリセッ
ト入力され、分周クロック信号ＣＫ１を８分周，もしく
は９分周する。また、キャリー出力ＣＡＲ２によって分
周比セレクタ４４１のセレクト制御を行う。
【００１９】次に、４０ｍｓ周期期間に８分周された分
周クロックＣＫ２がＸc 個、９分周された分周クロック
ＣＫ２がＸc+1 個存在するとした場合，以下の連立２次
方程式が成り立つ。
周クロックＣＫ２がＸc 個、９分周された分周クロック
ＣＫ２がＸc+1 個存在するとした場合，以下の連立２次
方程式が成り立つ。
【００２０】Ｘb+1 ＝２５３０＝８×Ｘc ＋９×Ｘc+1 Ｘb ＝２８９＝Ｘc ＋Ｘc+1 Ｘc ＝７１，Ｘc+1 ＝２１８となり、Ｘc+1 とＸc の比
は２１８／７１＝３．０７０…であり、分周回路４３３
では３または４分周がおこなわれる。分周カウンタ４４
３はセレクト出力Ｃ３ＰＲがプリセット入力され、出力
クロックＣＫ２を入力クロックとして、３分周、もしく
は４分周される。分周カウンタ４４３のアドレス出力Ｃ
３ＡＤＲはアドレスデコーダ４５３でデコードされ、分
周クロックＣＫ３を出力する。また、キャリー出力ＣＡ
Ｒ３によって、分周比セレクタ４２２のセレクタ制御を
行う。
は２１８／７１＝３．０７０…であり、分周回路４３３
では３または４分周がおこなわれる。分周カウンタ４４
３はセレクト出力Ｃ３ＰＲがプリセット入力され、出力
クロックＣＫ２を入力クロックとして、３分周、もしく
は４分周される。分周カウンタ４４３のアドレス出力Ｃ
３ＡＤＲはアドレスデコーダ４５３でデコードされ、分
周クロックＣＫ３を出力する。また、キャリー出力ＣＡ
Ｒ３によって、分周比セレクタ４２２のセレクタ制御を
行う。
【００２１】次に４０ｍｓ周期期間に３分周された分周
クロックＣＫ３がＸd 個，４分周された分周クロックＣ
Ｋ３がＸd+1 個存在するとした場合、以下の連立２次方
程式が成り立つ。
クロックＣＫ３がＸd 個，４分周された分周クロックＣ
Ｋ３がＸd+1 個存在するとした場合、以下の連立２次方
程式が成り立つ。
【００２２】Ｘc+1 ＝２１８＝３×Ｘd ＋４×Ｘd+1 Ｘc ＝７１＝Ｘd ＋Ｘd+1 Ｘd ＝６６，Ｘd+1 ＝５となり、Ｘd とＸd+1 の日は６
６／５＝１３．２であり、分周回路４３４では１３また
は１４分周がおこなわれる。分周カウンタ４４４はセレ
クト出力Ｃ４ＰＲがプリセット入力され分周クロックＣ
Ｋ３を入力クロックとして、１３分周，もしくは１４分
周される。分周カウンタ４４４のアドレス出力Ｃ４ＡＤ
Ｒはアドレスデコーダ４５４でデコードされ、分周クロ
ックＣＫ４を出力する。また、キャリー出力ＣＡＲによ
って、分周比セレクタ４２３のセレクと制御を行う。
６／５＝１３．２であり、分周回路４３４では１３また
は１４分周がおこなわれる。分周カウンタ４４４はセレ
クト出力Ｃ４ＰＲがプリセット入力され分周クロックＣ
Ｋ３を入力クロックとして、１３分周，もしくは１４分
周される。分周カウンタ４４４のアドレス出力Ｃ４ＡＤ
Ｒはアドレスデコーダ４５４でデコードされ、分周クロ
ックＣＫ４を出力する。また、キャリー出力ＣＡＲによ
って、分周比セレクタ４２３のセレクと制御を行う。
【００２３】次に４０ｍｓ周期期間に１４分周された分
周クロックＣＫ４がＸe 個，１４分周された分周クロッ
クＣＫ４がＸe+1 個存在するとした場合，以下連立２次
方程式が成り立つ。
周クロックＣＫ４がＸe 個，１４分周された分周クロッ
クＣＫ４がＸe+1 個存在するとした場合，以下連立２次
方程式が成り立つ。
【００２４】Ｘd ＝６６＝１３×Ｘe ＋１４×Ｘe+1 Ｘd+1 ＝５＝Ｘe ＋Ｘe+1 Ｘe ＝４，Ｘe+1 ＝１となり、Ｘe とＸe+1 の比は４／
１＝４であり、分周回路４３５では４分周のみおこなわ
れることになる。分周カウンタ４４５はセレクト出力Ｃ
５ＰＲを直接プリセット入力し、分周カウンタ４４５は
分周クロックＣＫ４を入力クロックとして４分周する。
また、分周カウンタ４４５のキャリー出力ＣＡＲ５によ
って、分周比セレクタ４２４のセレクト制御がおこなわ
れる。
１＝４であり、分周回路４３５では４分周のみおこなわ
れることになる。分周カウンタ４４５はセレクト出力Ｃ
５ＰＲを直接プリセット入力し、分周カウンタ４４５は
分周クロックＣＫ４を入力クロックとして４分周する。
また、分周カウンタ４４５のキャリー出力ＣＡＲ５によ
って、分周比セレクタ４２４のセレクト制御がおこなわ
れる。
【００２５】次に動作について図３，４を参照しながら
補足説明する。基準クロック入力信号ＲＥＦは２３もし
くは２４分周され、出力クロック信号ＣＫ０が生成され
る。このとき、分周比の切り換えは分周カウンタ４４１
のキャリー出力ＣＡＲ１で制御される。すなわち、ＣＡ
Ｒ１が“Ｌ”のとき分周比セレクタ２のセレクタ出力Ｃ
０ＰＲが“８”となり、分周カウンタ３１で２４分周さ
れ、またＣＡＲ１が“Ｈ”のときセレクタ出力Ｃ０ＰＲ
は“９”となり、２３分周される。同様に、出力クロッ
ク信号ＣＫ０は分周カウンタ４４１で９もしくは１０分
周され、分周回路４３１の分周クロック信号ＣＫ１が生
成される。このとき、分周比の切り換えは分周カウンタ
４４２のキャリー出力ＣＡＲ２で制御される。すなわち
ＣＡＲ２が“Ｌ”のとき分周比セレクタ４２１のセレク
タ出力Ｃ１ＰＲが“５”となり、１０分周され、またＣ
ＡＲ２が“Ｈ”のときセレクタ出力Ｃ１ＰＲが“６”と
なり、９分周される。
補足説明する。基準クロック入力信号ＲＥＦは２３もし
くは２４分周され、出力クロック信号ＣＫ０が生成され
る。このとき、分周比の切り換えは分周カウンタ４４１
のキャリー出力ＣＡＲ１で制御される。すなわち、ＣＡ
Ｒ１が“Ｌ”のとき分周比セレクタ２のセレクタ出力Ｃ
０ＰＲが“８”となり、分周カウンタ３１で２４分周さ
れ、またＣＡＲ１が“Ｈ”のときセレクタ出力Ｃ０ＰＲ
は“９”となり、２３分周される。同様に、出力クロッ
ク信号ＣＫ０は分周カウンタ４４１で９もしくは１０分
周され、分周回路４３１の分周クロック信号ＣＫ１が生
成される。このとき、分周比の切り換えは分周カウンタ
４４２のキャリー出力ＣＡＲ２で制御される。すなわち
ＣＡＲ２が“Ｌ”のとき分周比セレクタ４２１のセレク
タ出力Ｃ１ＰＲが“５”となり、１０分周され、またＣ
ＡＲ２が“Ｈ”のときセレクタ出力Ｃ１ＰＲが“６”と
なり、９分周される。
【００２６】同様に、分周回路４３１の分周クロック信
号ＣＫ１は８もしくは９分周され、分周回路４３２の分
周クロック信号ＣＫ２が生成される。このとき、分周比
の切り換えは分周カウンタ４４３のキャリー出力ＣＡＲ
３で制御される。すなわち、ＣＡＲ３が“Ｌ”のとき、
分周比セレクタ４２２のセレクタ出力Ｃ２ＰＲが“６”
となり、９分周され、また、ＣＡＲ３が“Ｈ”のときセ
レクタ出力Ｃ２ＰＲが“７”となり、８分周される。
号ＣＫ１は８もしくは９分周され、分周回路４３２の分
周クロック信号ＣＫ２が生成される。このとき、分周比
の切り換えは分周カウンタ４４３のキャリー出力ＣＡＲ
３で制御される。すなわち、ＣＡＲ３が“Ｌ”のとき、
分周比セレクタ４２２のセレクタ出力Ｃ２ＰＲが“６”
となり、９分周され、また、ＣＡＲ３が“Ｈ”のときセ
レクタ出力Ｃ２ＰＲが“７”となり、８分周される。
【００２７】同様に、分周回路４３２の分周クロック信
号ＣＫ２は３もしくは４分周され、分周回路４３３の分
周クロック信号ＣＫ３が生成される。このとき、分周比
の切り換えは、分周カウンタ４４４のキャリー出力ＣＡ
Ｒ４で制御される。すなわち、ＣＡＲ４が“Ｌ”のと
き、分周比セレクタ４２３のセレクタ出力Ｃ３ＰＲが
“４”となり、３分周され、また、ＣＡＲ４が“Ｈ”の
ときセレクタ出力Ｃ３ＰＲが“３”となり、４分周され
る。
号ＣＫ２は３もしくは４分周され、分周回路４３３の分
周クロック信号ＣＫ３が生成される。このとき、分周比
の切り換えは、分周カウンタ４４４のキャリー出力ＣＡ
Ｒ４で制御される。すなわち、ＣＡＲ４が“Ｌ”のと
き、分周比セレクタ４２３のセレクタ出力Ｃ３ＰＲが
“４”となり、３分周され、また、ＣＡＲ４が“Ｈ”の
ときセレクタ出力Ｃ３ＰＲが“３”となり、４分周され
る。
【００２８】同様に、分周回路４３３の分周クロック信
号ＣＫ３は１３もしくは１４分周され、分周回路４３４
の分周クロック信号ＣＫ４が生成される。このとき、分
周比の切り換えは、分周比カウンタ４２５のキャリー出
力ＣＡＲ５で制御される。すなわち、ＣＡＲ５が“Ｌ”
のとき、分周比セレクタのセレクタ出力Ｃ４ＰＲが
“２”となり、１３分周され、また、ＣＡＲ５が“Ｈ”
のときセレクタ出力Ｃ４ＰＲが“１”となり、１４分周
される。分周回路４３４の分周クロック信号ＣＫ４は４
分周のみおこなわれる。
号ＣＫ３は１３もしくは１４分周され、分周回路４３４
の分周クロック信号ＣＫ４が生成される。このとき、分
周比の切り換えは、分周比カウンタ４２５のキャリー出
力ＣＡＲ５で制御される。すなわち、ＣＡＲ５が“Ｌ”
のとき、分周比セレクタのセレクタ出力Ｃ４ＰＲが
“２”となり、１３分周され、また、ＣＡＲ５が“Ｈ”
のときセレクタ出力Ｃ４ＰＲが“１”となり、１４分周
される。分周回路４３４の分周クロック信号ＣＫ４は４
分周のみおこなわれる。
【００２９】
【発明の効果】以上説明したように本発明のクロック生
成回路は、非整数の分周比の分周を連続する２つの分周
比を所定の比率で切替えて分周することにより実現して
いるので、出力クロック信号のジッタを入力基準クロッ
ク信号の１クロック分以内におさえることができる効果
がある。
成回路は、非整数の分周比の分周を連続する２つの分周
比を所定の比率で切替えて分周することにより実現して
いるので、出力クロック信号のジッタを入力基準クロッ
ク信号の１クロック分以内におさえることができる効果
がある。
【図１】本発明の実施の形態の原理を説明するブロック
図である。
図である。
【図２】図１の具体的な実施の形態例を示す回路図であ
る。
る。
【図３】図２の動作を示すタイチャートである。
【図４】図２の動作を示す図３に続くタイチャートであ
る。
る。
【図５】従来のクロック生成回路の構成を示すブロック
図である。
図である。
１ 分周比設定回路 ２ 分周比セレクタ ３ 分周回路 ４ 制御部 ４１ 分周比設定回路 ４２１〜４２Ｎ 分周比セレクタ ４３１〜４３Ｎ，４３Ｎ＋１ 分周回路 ４４１〜４４５ 分周カウンタ ４５１〜４５４ アドレスカウンタ
Claims (3)
- 【請求項１】 基準クロック信号を分周比設定信号によ
り設定された分周比で分周し出力クロック信号を発生す
る分周回路と、前記基準クロック信号と前記出力クロッ
ク信号との周波数比即ち分周比がＡ（整数）＋ａ（小数
点以下の数字）の時に分周比Ａを設定する分周比設定信
号Ａと分周比Ａ＋１を設定する分周比設定信号Ａ＋１と
を発生する分周比設定回路と、前記分周比設定信号Ａお
よび前記分周比設定信号Ａ＋１とを入力し選択信号によ
り一方を選択して前記分周比設定信号として出力する分
周比セレクタと、前記基準クロック信号および前記出力
クロック信号の各周波数条件から所定の切替比率を演算
して前記選択信号を出力する制御部とを備えることを特
徴とするクロック生成回路。 - 【請求項２】 前記制御部は、前記基準クロック信号と
前記出力クロック信号との周波数の最大公約数の周期期
間において前記分周回路が前記分周比Ａで分周した時の
出力クロック数と前記分周比Ａ＋１で分周した時の出力
クロック数との比がＢ（整数）＋ｂ（小数点以下の数）
であった時に分周比ＢおよびＢ＋１をそれぞれ設定する
ための第１の分周比設定信号と次に前記基準クロック信
号を前記分周比Ａ＋ａで分周した前記出力クロック信号
を前記Ｂ＋ｂの比で分周するために前記分周比Ｂで分周
した時の出力クロック数と前記分周比Ｂ＋１で分周した
時の出力クロック数との比がＣ（整数）＋ｃ（小数点以
下の数）であった時に分周比Ｃおよび分周比Ｃ＋１をそ
れぞれ設定するための第２の分周比設定信号と次に前記
出力クロック信号を前記分周比Ｂ＋ｂで分周した第１の
分周クロック信号についても以下同様に計算して行き前
記出力クロック数の比が整数となるまで計算して設定さ
れた第１〜第ＮのＮ組みの分周比設定信号および整数と
なった時の第Ｎ＋１の分周比設定信号とを発生する制御
部分周比設定回路と、前記第１〜第Ｎの分周比設定信号
を入力しそれぞれ対応する選択信号により各々一方の分
周比設定信号を選択して出力する第１〜第Ｎの分周比セ
レクタと、前記出力クロック信号を前記第１の分周比セ
レクタの出力信号の分周比で分周し前記選択信号および
前記第１の分周クロック信号を出力する第１の分周回路
と前記第１の分周クロック信号を前記第２の分周比セレ
クタの出力信号の分周比で分周し前記第１の分周比セレ
クタへの選択信号および第２の分周クロック信号を出力
する第２の分周回路と以下同様に前方の分周回路の出力
クロック信号を対応する分周比セレクタの出力信号の分
周比で分周し前方の分周比セレクタへの選択信号と分周
クロック信号とを出力する第１〜第Ｎの分周回路および
第Ｎの分周回路の分周クロック信号を前記第Ｎ＋１の分
周比設定信号の分周比で分周し第Ｎの分周比セレクタへ
の選択信号を出力する第Ｎ＋１の分周回路とを備えるこ
とを特徴とする請求項１記載のクロック生成回路。 - 【請求項３】 前記分周比設定回路は前記基準クロック
信号および前記出力クロック信号の各周波数条件を入力
し自動的に演算し前記第１〜Ｎ＋１の分周比設定信号を
出力する所要プログラムとＣＰＵとを備えることを特徴
とする請求項３記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284221A JPH10135821A (ja) | 1996-10-25 | 1996-10-25 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284221A JPH10135821A (ja) | 1996-10-25 | 1996-10-25 | クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135821A true JPH10135821A (ja) | 1998-05-22 |
Family
ID=17675748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284221A Pending JPH10135821A (ja) | 1996-10-25 | 1996-10-25 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165931A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 分周回路および通信装置 |
| JP2008301488A (ja) * | 2007-05-31 | 2008-12-11 | Seiko Epson Corp | 分周回路および分周方法 |
-
1996
- 1996-10-25 JP JP8284221A patent/JPH10135821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165931A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 分周回路および通信装置 |
| JP2008301488A (ja) * | 2007-05-31 | 2008-12-11 | Seiko Epson Corp | 分周回路および分周方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |