JPH10136026A - 伝送フレームフォーマット変換回路 - Google Patents
伝送フレームフォーマット変換回路Info
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- JPH10136026A JPH10136026A JP8286816A JP28681696A JPH10136026A JP H10136026 A JPH10136026 A JP H10136026A JP 8286816 A JP8286816 A JP 8286816A JP 28681696 A JP28681696 A JP 28681696A JP H10136026 A JPH10136026 A JP H10136026A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
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- Signal Processing (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】入力側と出力側とでクロックレートのことなる
データ伝送を行う伝送フレームフォーマット変換回路に
おいて、無効データは読み出さず有効データだけを読み
出す変換回路を提供する。 【解決手段】ＦＩＦＯ６にデータを書き込む際に、書き
込むデータの先頭位置を識別するフレームパルス２２も
一緒に書き込み、読み出し側では、読み出したフレーム
パルス２５がアクティブの場合にのみ読み出したデータ
が有効であると判断して読み出しデータとして処理し、
フレームパルスがアクティブでない場合は、無効データ
としてリセット処理を行う。
データ伝送を行う伝送フレームフォーマット変換回路に
おいて、無効データは読み出さず有効データだけを読み
出す変換回路を提供する。 【解決手段】ＦＩＦＯ６にデータを書き込む際に、書き
込むデータの先頭位置を識別するフレームパルス２２も
一緒に書き込み、読み出し側では、読み出したフレーム
パルス２５がアクティブの場合にのみ読み出したデータ
が有効であると判断して読み出しデータとして処理し、
フレームパルスがアクティブでない場合は、無効データ
としてリセット処理を行う。
Description
【発明の属する技術分野】本発明は、Ｆｉｒｓｔ−Ｉｎ
−Ｆｉｒｓｔ−Ｏｕｔ（ＦＩＦＯ）メモリを用いた伝送
フレームフォーマット変換回路に関し、特に、異なった
クロックレートで入出力するデータ信号のフレームフォ
ーマット変換回路に関する。
−Ｆｉｒｓｔ−Ｏｕｔ（ＦＩＦＯ）メモリを用いた伝送
フレームフォーマット変換回路に関し、特に、異なった
クロックレートで入出力するデータ信号のフレームフォ
ーマット変換回路に関する。
【０００１】
【従来の技術】従来のＦＩＦＯを用いた伝送フレームフ
ォーマット変換回路の一例を図４に示す。
ォーマット変換回路の一例を図４に示す。
【０００２】図４に示すように、伝送フレームフォーマ
ット変換回路のＦＩＦＯ１１０へのデータ書き込み側で
は、Ｓ／Ｐ（シリアル／パラレル）変換部１０１、Ｎ分
周生成部１２１、書き込みカウンタ部１０２及び書き込
みクロック生成部１０８を有している。
ット変換回路のＦＩＦＯ１１０へのデータ書き込み側で
は、Ｓ／Ｐ（シリアル／パラレル）変換部１０１、Ｎ分
周生成部１２１、書き込みカウンタ部１０２及び書き込
みクロック生成部１０８を有している。
【０００３】Ｓ／Ｐ変換部１０１は、シリアルデータの
形式で入力される書き込みデータを、書込カウンタ部１
０２から出力される後述する分周クロックに従い、パラ
レルデータ１０６に変換してＦＩＦＯ１１０に出力す
る。Ｎ分周生成部１２１は、伝送路からの抽出クロック
１０５を入力してＮ分周クロック１２０を出力する。書
き込みカウンタ部１０２は、フレームパルス１０４とＮ
分周生成部１２１から出力するＮ分周クロック１２０を
入力して書き込み側の分周クロック１０７を出力する。
この書き込みカウンタ部１０２から出力される分周クロ
ック１０７は、前述したＳ／Ｐ変換部１０１と書き込み
クロック生成部１０８に供給される。書き込みクロック
生成部１０８は、この分周クロック１０７を入力してＦ
ＩＦＯ１１０に書き込むための書き込みクロック１０９
を出力する。
形式で入力される書き込みデータを、書込カウンタ部１
０２から出力される後述する分周クロックに従い、パラ
レルデータ１０６に変換してＦＩＦＯ１１０に出力す
る。Ｎ分周生成部１２１は、伝送路からの抽出クロック
１０５を入力してＮ分周クロック１２０を出力する。書
き込みカウンタ部１０２は、フレームパルス１０４とＮ
分周生成部１２１から出力するＮ分周クロック１２０を
入力して書き込み側の分周クロック１０７を出力する。
この書き込みカウンタ部１０２から出力される分周クロ
ック１０７は、前述したＳ／Ｐ変換部１０１と書き込み
クロック生成部１０８に供給される。書き込みクロック
生成部１０８は、この分周クロック１０７を入力してＦ
ＩＦＯ１１０に書き込むための書き込みクロック１０９
を出力する。
【０００４】Ｓ／Ｐ変換部１０１で変換されて出力され
るパラレルデータ１０６は、書き込みクロック生成部１
０８から出力される書き込みクロック１０９に従いＦＩ
ＦＯ１１０に書き込まれる。
るパラレルデータ１０６は、書き込みクロック生成部１
０８から出力される書き込みクロック１０９に従いＦＩ
ＦＯ１１０に書き込まれる。
【０００５】また、伝送フレームフォーマット変換回路
のＦＩＦＯ１１０からのデータ読み出し側では、Ｍ分周
生成部１２２、読み出しカウンタ部１１６、読み出しク
ロック生成部１１４及びＰ／Ｓ（パラレル／シリアル）
変換部１１５を有している。
のＦＩＦＯ１１０からのデータ読み出し側では、Ｍ分周
生成部１２２、読み出しカウンタ部１１６、読み出しク
ロック生成部１１４及びＰ／Ｓ（パラレル／シリアル）
変換部１１５を有している。
【０００６】Ｍ分周生成部１２２は、伝送路からの抽出
クロック１０５を入力してＭ分周クロック１１９を出力
する。（ここで、Ｍは前述のＮと同一の値ではなく、Ｍ
＞ＮまたはＭ＜Ｎの関係にある。）読み出しカウンタ部
１１６は、このＭ分周クロック１１９とフレームパルス
１１８を入力して読み出し側の分周クロック１１３を出
力し、読み出しクロック生成部１１４及びＰ／Ｓ変換部
１１５にそれぞれ供給される。読み出しクロック生成部
１１４は、入力した分周クロック１１３にもとづいてＦ
ＩＦＯ１１０からデータを読み出すための読み出しクロ
ック１１１を出力する。
クロック１０５を入力してＭ分周クロック１１９を出力
する。（ここで、Ｍは前述のＮと同一の値ではなく、Ｍ
＞ＮまたはＭ＜Ｎの関係にある。）読み出しカウンタ部
１１６は、このＭ分周クロック１１９とフレームパルス
１１８を入力して読み出し側の分周クロック１１３を出
力し、読み出しクロック生成部１１４及びＰ／Ｓ変換部
１１５にそれぞれ供給される。読み出しクロック生成部
１１４は、入力した分周クロック１１３にもとづいてＦ
ＩＦＯ１１０からデータを読み出すための読み出しクロ
ック１１１を出力する。
【０００７】読み出しクロック１１１に従ってＦＩＦＯ
１１０から読み出されたデータはＰ／Ｓ変換部１１５に
おいて分周クロック１１３に従ってシリアルデータ１１
７に変換され、読み出しデータとして出力される。
１１０から読み出されたデータはＰ／Ｓ変換部１１５に
おいて分周クロック１１３に従ってシリアルデータ１１
７に変換され、読み出しデータとして出力される。
【０００８】
【発明が解決しようとする課題】このような従来のＦＩ
ＦＯを用いた伝送フレームフォーマット変換回路では、
書き込み動作と読み出し動作とがそれぞれ独立して動作
するので、ＦＩＦＯにデータが書き込まれていない状態
にもかかわらず読み出しクロックにより読み出しが行わ
れてしまう。そのような場合、ＦＩＦＯから読み出され
たデータが不要なデータであっても有効なデータとして
認識され、そのまま意味のない不要なデータが伝送され
てしまうという問題があった。
ＦＯを用いた伝送フレームフォーマット変換回路では、
書き込み動作と読み出し動作とがそれぞれ独立して動作
するので、ＦＩＦＯにデータが書き込まれていない状態
にもかかわらず読み出しクロックにより読み出しが行わ
れてしまう。そのような場合、ＦＩＦＯから読み出され
たデータが不要なデータであっても有効なデータとして
認識され、そのまま意味のない不要なデータが伝送され
てしまうという問題があった。
【０００９】
【課題を解決するための手段】本発明の伝送フレームフ
ォーマット変換回路の目的とするところは、入力側と出
力側とでクロックレートの異なったデータ伝送におい
て、ＦＩＦＯに周辺制御回路を設けることにより、不要
なデータの書き込みを除去し、また、たとえ無効データ
が書き込まれていたとしても有効データのみを読み出し
て、効率よく伝送する伝送フレームフォーマット変換回
路を提供することにある。
ォーマット変換回路の目的とするところは、入力側と出
力側とでクロックレートの異なったデータ伝送におい
て、ＦＩＦＯに周辺制御回路を設けることにより、不要
なデータの書き込みを除去し、また、たとえ無効データ
が書き込まれていたとしても有効データのみを読み出し
て、効率よく伝送する伝送フレームフォーマット変換回
路を提供することにある。
【００１０】本発明は、入力側と出力側とでクロックレ
ートのことなるデータ伝送を行うＦＩＦＯメモリを用い
た伝送フレームフォーマット変換回路において、伝送路
から抽出して書き込みデータの先頭位置を示すフレーム
パルスを書き込みデータとともにＦＩＦＯに書き込む書
き込み制御手段と、ＦＩＦＯからデータを読み出す際
に、ＦＩＦＯに書き込まれているフレームパルスを読み
出し、そのフレームパルスがアクティブの場合にのみ読
み出すデータが有効であると判断してデータを読み出
し、そのフレームパルスがアクティブでない場合は無効
データとして書き込み制御手段とＦＩＦＯのリセット処
理を行う読み出し制御手段を備えたことを特徴とする。
ートのことなるデータ伝送を行うＦＩＦＯメモリを用い
た伝送フレームフォーマット変換回路において、伝送路
から抽出して書き込みデータの先頭位置を示すフレーム
パルスを書き込みデータとともにＦＩＦＯに書き込む書
き込み制御手段と、ＦＩＦＯからデータを読み出す際
に、ＦＩＦＯに書き込まれているフレームパルスを読み
出し、そのフレームパルスがアクティブの場合にのみ読
み出すデータが有効であると判断してデータを読み出
し、そのフレームパルスがアクティブでない場合は無効
データとして書き込み制御手段とＦＩＦＯのリセット処
理を行う読み出し制御手段を備えたことを特徴とする。
【００１１】また、前記の書き込み制御手段は、伝送路
からのフレームパルスがアクティブの時にのみＦＩＦＯ
へのデータ書き込みクロックを出力する書き込みクロッ
ク生成部を備えている。
からのフレームパルスがアクティブの時にのみＦＩＦＯ
へのデータ書き込みクロックを出力する書き込みクロッ
ク生成部を備えている。
【００１２】さらに、前記の読み出し制御手段は、ＦＩ
ＦＯから読み出したフレームパルスがアクティブの時に
のみ読み出しクロックを出力する読み出しクロック生成
部を備えている。
ＦＯから読み出したフレームパルスがアクティブの時に
のみ読み出しクロックを出力する読み出しクロック生成
部を備えている。
【００１３】ＦＩＦＯの書込側では、ＦＩＦＯへ書き込
むための書き込みクロックを生成する。この書き込みク
ロックは伝送路からのフレームパルスがアクティブの時
にのみ生成し、有効データのみをＦＩＦＯへ書き込む。
この際、有効データの先頭を示すフレームパルスも一緒
に書き込む。
むための書き込みクロックを生成する。この書き込みク
ロックは伝送路からのフレームパルスがアクティブの時
にのみ生成し、有効データのみをＦＩＦＯへ書き込む。
この際、有効データの先頭を示すフレームパルスも一緒
に書き込む。
【００１４】一方、読み出し側では、ＦＩＦＯからのデ
ータを読み出すための読み出しクロックを生成する。こ
の読み出しクロックは、ＦＩＦＯからのフレームパルス
がアクティブの時にのみ生成し、アクティブなフレーム
パルスが現れるまではＦＩＦＯからのデータは読み出さ
ない。また、定周期の読み出しクロックで読み出したＦ
ＩＦＯからのフレームパルスがアクティブの場合には、
読み出しクロックに従って順次に読み出されるが、アク
ティブでない場合にはそのデータが不要なデータと判断
してリセット処理を実行して不要データをクリアする。
ータを読み出すための読み出しクロックを生成する。こ
の読み出しクロックは、ＦＩＦＯからのフレームパルス
がアクティブの時にのみ生成し、アクティブなフレーム
パルスが現れるまではＦＩＦＯからのデータは読み出さ
ない。また、定周期の読み出しクロックで読み出したＦ
ＩＦＯからのフレームパルスがアクティブの場合には、
読み出しクロックに従って順次に読み出されるが、アク
ティブでない場合にはそのデータが不要なデータと判断
してリセット処理を実行して不要データをクリアする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は、本発明の一実施の形態の構成概要
を示すブロック図である。
を示すブロック図である。
【００１７】図１に示すように、本発明は、記憶手段２
０１の書込側に書き込み制御回路２０３を、また読み出
し側に読み出し制御回路２０５を備えている。
０１の書込側に書き込み制御回路２０３を、また読み出
し側に読み出し制御回路２０５を備えている。
【００１８】すなわち、書込側の構成は、伝送路からの
抽出クロック２０９を入力して分周クロック２１０を出
力する分周回路２０６と、入力する書き込みデータ２０
７をシリアルデータからパラレルデータに変換するデー
タ変換回路（Ｓ／Ｐ変換）２０２と、フレームパルス２
０８と分周回路２０６が出力する分周クロック２１０及
び読み出し制御回路２０５から出力される後述するリセ
ット信号２１８を入力して記憶手段２０１に対する書き
込みクロック２１４と書き込む最初のデータ位置を示す
フレームパルス２１３及びデータ変換回路２０２に必要
な分周クロック２１２を出力する書き込み制御回路２０
３より成る。
抽出クロック２０９を入力して分周クロック２１０を出
力する分周回路２０６と、入力する書き込みデータ２０
７をシリアルデータからパラレルデータに変換するデー
タ変換回路（Ｓ／Ｐ変換）２０２と、フレームパルス２
０８と分周回路２０６が出力する分周クロック２１０及
び読み出し制御回路２０５から出力される後述するリセ
ット信号２１８を入力して記憶手段２０１に対する書き
込みクロック２１４と書き込む最初のデータ位置を示す
フレームパルス２１３及びデータ変換回路２０２に必要
な分周クロック２１２を出力する書き込み制御回路２０
３より成る。
【００１９】一方、読み出し側は、分周回路２０６が出
力する分周クロック２１０と記憶手段２０１から出力さ
れる最初のデータ位置を示すフレームパルス２１６を入
力して記憶手段２０１に対する読み出しクロック２１７
を出力する読み出し制御回路と、記憶手段２０１から読
み出されたパラレルデータをシリアルデータに変換して
出力するデータ変換回路（Ｐ／Ｓ変換）２０４とから構
成される。なお、データ変換回路（Ｐ／Ｓ変換）２０４
がデータ変換で必要とする分周クロック２１９は読み出
し制御回路２０５から出力される。
力する分周クロック２１０と記憶手段２０１から出力さ
れる最初のデータ位置を示すフレームパルス２１６を入
力して記憶手段２０１に対する読み出しクロック２１７
を出力する読み出し制御回路と、記憶手段２０１から読
み出されたパラレルデータをシリアルデータに変換して
出力するデータ変換回路（Ｐ／Ｓ変換）２０４とから構
成される。なお、データ変換回路（Ｐ／Ｓ変換）２０４
がデータ変換で必要とする分周クロック２１９は読み出
し制御回路２０５から出力される。
【００２０】このような構成において、データ変換回路
（Ｐ／Ｓ変換）２０２から出力されるパラレルデータ２
１１と書き込み制御回路２０３から出力されるフレーム
パルス２１３（書き込むデータ位置を示す）とが、書き
込み制御回路２０３から出力される書き込みクロック２
１４に従って記憶手段２０１に書き込まれ、読み出し制
御回路２０５から出力される読み出しクロック２１７に
従ってパラレルデータ２１５とフレームパルス２１６と
が記憶手段２０１から読み出される。また、読み出し制
御回路２０５が出力するリセット信号２１８がアクティ
ブとなると記憶手段２０１と書き込み制御回路２０３で
はリセット動作が実行される。
（Ｐ／Ｓ変換）２０２から出力されるパラレルデータ２
１１と書き込み制御回路２０３から出力されるフレーム
パルス２１３（書き込むデータ位置を示す）とが、書き
込み制御回路２０３から出力される書き込みクロック２
１４に従って記憶手段２０１に書き込まれ、読み出し制
御回路２０５から出力される読み出しクロック２１７に
従ってパラレルデータ２１５とフレームパルス２１６と
が記憶手段２０１から読み出される。また、読み出し制
御回路２０５が出力するリセット信号２１８がアクティ
ブとなると記憶手段２０１と書き込み制御回路２０３で
はリセット動作が実行される。
【００２１】図２と図３を用いて本発明を更に詳しく説
明する。
明する。
【００２２】図２は、本発明の実施の形態を示すブロッ
ク構成図である。同図において、ＦＩＦＯ６は図１にお
ける記憶手段に、Ｓ／Ｐ変換部１は図１におけるデータ
変換回路２０２に、Ｐ／Ｓ変換部９は図１におけるデー
タ変改路２０４に、Ｎ分周生成部７とＭ分周生成部８は
図１における分周回路２０６にそれぞれ対応している。
また、図１における書き込み制御回路２０３は、図２に
おける書き込みクロック制御部３、書き込みカウンタ部
２、書き込みクロック生成部５及びフレームパルス生成
部４とで構成され、図１における読み出し制御部２０５
は、図２における読み出しカウンタ部１０、読み出しク
ロック制御部１２、読み出しクロック生成部１１及びリ
セット生成部１３とで構成されている。
ク構成図である。同図において、ＦＩＦＯ６は図１にお
ける記憶手段に、Ｓ／Ｐ変換部１は図１におけるデータ
変換回路２０２に、Ｐ／Ｓ変換部９は図１におけるデー
タ変改路２０４に、Ｎ分周生成部７とＭ分周生成部８は
図１における分周回路２０６にそれぞれ対応している。
また、図１における書き込み制御回路２０３は、図２に
おける書き込みクロック制御部３、書き込みカウンタ部
２、書き込みクロック生成部５及びフレームパルス生成
部４とで構成され、図１における読み出し制御部２０５
は、図２における読み出しカウンタ部１０、読み出しク
ロック制御部１２、読み出しクロック生成部１１及びリ
セット生成部１３とで構成されている。
【００２３】図３は、本発明の動作を説明するタイミン
グチャートである。
グチャートである。
【００２４】まず、書込側では、伝送路から抽出される
クロック１４をＮ分周生成部７にて入力クロック１４に
同期したＮ分周クロック１６を生成して出力する。書き
込みカウンタ部２はこのＮ分周クロック１６とフレーム
パルス１７を入力してＦＩＦＯ６への書き込みクロック
２３の生成源になる分周クロック１９を生成する。ま
た、書き込みクロック制御部３はＮ分周クロック１６と
入力するフレームパルス１７の状態を監視して書き込み
クロック制御信号２０を出力する。この書き込みクロッ
ク制御信号はパワーオンリセットが行われてから最初の
フレームパルス１７が入力されるまで書き込みクロック
２３をマスクするものである。書き込みクロック生成部
５では、書き込みカウンタ部２で生成された分周クロッ
ク１９と書き込みクロック制御信号２０とを入力してＦ
ＩＦＯ６に対する書き込みクロック２３を生成する。フ
レームパルス生成部４は、書き込みカウンタ部２が出力
する分周クロック１９にもとづいてＦＩＦＯ６に書き込
む最初のデータ位置を示すフレームパルス２２を生成し
て出力する。Ｓ／Ｐ変換部１では、入力する書き込みデ
ータをシリアルデータ１５からパラレルデータ２１に変
換して出力する。このパラレルデータ２１及びフレーム
パルス２２は書き込みクロック２３に従ってＦＩＦＯ６
に書き込まれる。
クロック１４をＮ分周生成部７にて入力クロック１４に
同期したＮ分周クロック１６を生成して出力する。書き
込みカウンタ部２はこのＮ分周クロック１６とフレーム
パルス１７を入力してＦＩＦＯ６への書き込みクロック
２３の生成源になる分周クロック１９を生成する。ま
た、書き込みクロック制御部３はＮ分周クロック１６と
入力するフレームパルス１７の状態を監視して書き込み
クロック制御信号２０を出力する。この書き込みクロッ
ク制御信号はパワーオンリセットが行われてから最初の
フレームパルス１７が入力されるまで書き込みクロック
２３をマスクするものである。書き込みクロック生成部
５では、書き込みカウンタ部２で生成された分周クロッ
ク１９と書き込みクロック制御信号２０とを入力してＦ
ＩＦＯ６に対する書き込みクロック２３を生成する。フ
レームパルス生成部４は、書き込みカウンタ部２が出力
する分周クロック１９にもとづいてＦＩＦＯ６に書き込
む最初のデータ位置を示すフレームパルス２２を生成し
て出力する。Ｓ／Ｐ変換部１では、入力する書き込みデ
ータをシリアルデータ１５からパラレルデータ２１に変
換して出力する。このパラレルデータ２１及びフレーム
パルス２２は書き込みクロック２３に従ってＦＩＦＯ６
に書き込まれる。
【００２５】一方、読み出し側では、伝送路から抽出さ
れるクロック１４をＭ分周生成部８に入力して入力クロ
ック１４に同期したＭ分周クロック１８を出力する。こ
こでＮ分周クロックとＭ分周クロックは等しくなく、Ｍ
＞ＮまたはＭ＜Ｎとなっている。読み出しカウンタ部１
０ではＭ分周クロック１８を入力してＦＩＦＯ６からの
読み出しクロック２６の生成源となる分周クロック２８
を生成して出力する。読み出しクロック制御部１２は、
読み出しカウンタ部１０が出力する分周クロック２８と
ＦＩＦＯ６から読み出されるフレームパルス２５の状態
を監視して読み出しクロック制御信号３０を出力する。
この読み出しクロック制御信号３０は、パワーオンリセ
ットが行われてから最初のフレームパルス２５が入力さ
れるまで読み出しクロック２６をマスクするものであ
る。読み出しクロック生成部１１は、読み出しクロック
制御信号３０と読み出しカウンタ部１０が出力する分周
クロック２８を入力してＦＩＦＯ６に対する読み出しク
ロック２６を出力する。読み出しクロック２６によりＦ
ＩＦＯ６からパラレルデータ２４とフレームパルス２５
が読み出される。
れるクロック１４をＭ分周生成部８に入力して入力クロ
ック１４に同期したＭ分周クロック１８を出力する。こ
こでＮ分周クロックとＭ分周クロックは等しくなく、Ｍ
＞ＮまたはＭ＜Ｎとなっている。読み出しカウンタ部１
０ではＭ分周クロック１８を入力してＦＩＦＯ６からの
読み出しクロック２６の生成源となる分周クロック２８
を生成して出力する。読み出しクロック制御部１２は、
読み出しカウンタ部１０が出力する分周クロック２８と
ＦＩＦＯ６から読み出されるフレームパルス２５の状態
を監視して読み出しクロック制御信号３０を出力する。
この読み出しクロック制御信号３０は、パワーオンリセ
ットが行われてから最初のフレームパルス２５が入力さ
れるまで読み出しクロック２６をマスクするものであ
る。読み出しクロック生成部１１は、読み出しクロック
制御信号３０と読み出しカウンタ部１０が出力する分周
クロック２８を入力してＦＩＦＯ６に対する読み出しク
ロック２６を出力する。読み出しクロック２６によりＦ
ＩＦＯ６からパラレルデータ２４とフレームパルス２５
が読み出される。
【００２６】パラレルデータ２４はＰ／Ｓ変換部９に入
力されてシリアルデータ２９に変換されて読み出しデー
タとして出力される。
力されてシリアルデータ２９に変換されて読み出しデー
タとして出力される。
【００２７】ここで、ＦＩＦＯ６から読み出されたフレ
ームパルス２５は、リセット生成部１３に入力される。
リセット生成部１３はさらに読み出しカウンタ部１０が
出力する分周クロック２８を入力しており、この分周ク
ロック２８とフレームパルス２５とを比較して読み出し
たデータの有効／無効を判断する。定周期の読み出しパ
ルス位置においてＦＩＦＯ６から読み出したフレームパ
ルス２５がアクティブの状態でなければ、その位置にお
けるデータは無効データであると判断し、書込側では書
き込みカウンタ部２、書き込みクロック制御部３及び書
き込みクロック生成部５を、読み出し側では読み出しカ
ウンタ部１０、読み出しクロック生成部１１のそれぞれ
の回路及びＦＩＦＯ６をリセットするリセット信号を出
力する。
ームパルス２５は、リセット生成部１３に入力される。
リセット生成部１３はさらに読み出しカウンタ部１０が
出力する分周クロック２８を入力しており、この分周ク
ロック２８とフレームパルス２５とを比較して読み出し
たデータの有効／無効を判断する。定周期の読み出しパ
ルス位置においてＦＩＦＯ６から読み出したフレームパ
ルス２５がアクティブの状態でなければ、その位置にお
けるデータは無効データであると判断し、書込側では書
き込みカウンタ部２、書き込みクロック制御部３及び書
き込みクロック生成部５を、読み出し側では読み出しカ
ウンタ部１０、読み出しクロック生成部１１のそれぞれ
の回路及びＦＩＦＯ６をリセットするリセット信号を出
力する。
【００２８】図３は、書き込みデータと読み出しデータ
の位相関係を示すタイミングチャートである。定周期読
み出しパルスにもとづいてＦＩＦＯ６に書き込まれてい
る書き込みデータと有効データの先頭位置を示している
フレームパルスを読み出す。その結果、定周期読み出し
パルスとＦＩＦＯ６から読み出したフレームパルスとを
比較してフレームパルスがアクティブでなかったらリセ
ットを実行し、ＦＩＦＯも含めて制御回路を初期化す
る。これにより、読み出すべき有効データは読み出すべ
き有効データがＦＩＦＯに書き込まれた後に必ず読み出
される。そして、読み出したデータが無効データである
と識別した場合には、リセットを行うので読み出し側で
は無効データを読み出すことはなく、必ず有効データが
読み出される。
の位相関係を示すタイミングチャートである。定周期読
み出しパルスにもとづいてＦＩＦＯ６に書き込まれてい
る書き込みデータと有効データの先頭位置を示している
フレームパルスを読み出す。その結果、定周期読み出し
パルスとＦＩＦＯ６から読み出したフレームパルスとを
比較してフレームパルスがアクティブでなかったらリセ
ットを実行し、ＦＩＦＯも含めて制御回路を初期化す
る。これにより、読み出すべき有効データは読み出すべ
き有効データがＦＩＦＯに書き込まれた後に必ず読み出
される。そして、読み出したデータが無効データである
と識別した場合には、リセットを行うので読み出し側で
は無効データを読み出すことはなく、必ず有効データが
読み出される。
【００２９】
【発明の効果】以上に説明したように、本発明の伝送フ
レームフォーマット変換回路は、ＦＩＦＯにデータを書
き込む際に、書き込むデータの先頭位置を識別するフレ
ームパルスも一緒に書き込み、読み出し側では、読み出
したフレームパルスがアクティブの場合にのみ読み出し
たデータが有効であると判断して読み出しデータとして
処理し、フレームパルスがアクティブでない場合は、無
効データとしてリセット処理を行う。そのため、入力側
と出力側とでクロックレートの異なったデータ伝送にお
いて、不要なデータを除去して有効なデータのみを変換
して伝送することが可能になり、伝送効率を向上させる
ことができるという効果を奏する。
レームフォーマット変換回路は、ＦＩＦＯにデータを書
き込む際に、書き込むデータの先頭位置を識別するフレ
ームパルスも一緒に書き込み、読み出し側では、読み出
したフレームパルスがアクティブの場合にのみ読み出し
たデータが有効であると判断して読み出しデータとして
処理し、フレームパルスがアクティブでない場合は、無
効データとしてリセット処理を行う。そのため、入力側
と出力側とでクロックレートの異なったデータ伝送にお
いて、不要なデータを除去して有効なデータのみを変換
して伝送することが可能になり、伝送効率を向上させる
ことができるという効果を奏する。
【図１】本発明の伝送フレームフォーマット変換回路の
一実施の形態の構成概要を説明するブロック図である。
一実施の形態の構成概要を説明するブロック図である。
【図２】本発明の伝送フレームフォーマット変換回路の
一実施の形態の構成例を示すブロック図である。
一実施の形態の構成例を示すブロック図である。
【図３】ＦＩＦＯに書き込むデータとＦＩＦＯから読み
出すデータの位相関係を示すタイミングチャートであ
る。
出すデータの位相関係を示すタイミングチャートであ
る。
【図４】従来の技術における伝送フレームフォーマット
変換回路の構成例を示すブロック図である。
変換回路の構成例を示すブロック図である。
１、１０１ Ｓ／Ｐ変換部 ２、１０２ 書き込みカウンタ部 ３ 書き込みクロック制御部 ４ フレームパルス生成部 ５、１０８ 書き込みクロック生成部 ６、１１０ ＦＩＦＯ ７、１２１ Ｎ分周生成部 ８、１２２ Ｍ分周生成部 ９、１１５ Ｐ／Ｓ変換部 １０、１１６ 読み出しカウンタ部 １１、１１４ 読み出しクロック生成部 １２ 読み出しクロック制御部 １３ リセット生成部 １４、１０５、２０９ 伝送路抽出クロック １５、１０３、２０７ 書込側シリアルデータ １６、１２０ Ｎ分周クロック １７、１０４、２０８ 書込側フレームパルス １８、１１９ Ｍ分周クロック １９、１０７、２１２ 書込側分周クロック ２０ 書き込みクロック制御信号 ２１、１０６、２１１ 書込側パラレルデータ ２２、２１３ ＦＩＦＯフレームパルス（書込
側） ２３、１０９、２１４ 書き込みクロック ２４、１１２、２１５ 読み出し側パラレルデータ ２５、２１６ ＦＩＦＯフレームパルス（読み
出し側） ２６、１１１、２１７ 読み出しクロック ２７、２１８ リセット信号 ２８、１１３、２１９ 読み出し側分周クロック ２９、１１７、２２０ 読み出し側シリアルデータ ３０ 読み出しクロック制御信号 １１８ 読み出し側フレームパルス ２０１ 記憶手段 ２０２、２０４ データ変換回路 ２０３ 書き込み制御回路 ２０５ 読み出し制御回路 ２０６ 分周回路 ２１０ 分周クロック
側） ２３、１０９、２１４ 書き込みクロック ２４、１１２、２１５ 読み出し側パラレルデータ ２５、２１６ ＦＩＦＯフレームパルス（読み
出し側） ２６、１１１、２１７ 読み出しクロック ２７、２１８ リセット信号 ２８、１１３、２１９ 読み出し側分周クロック ２９、１１７、２２０ 読み出し側シリアルデータ ３０ 読み出しクロック制御信号 １１８ 読み出し側フレームパルス ２０１ 記憶手段 ２０２、２０４ データ変換回路 ２０３ 書き込み制御回路 ２０５ 読み出し制御回路 ２０６ 分周回路 ２１０ 分周クロック
Claims (3)
- 【請求項１】 入力側と出力側とでクロックレートのこ
となるデータ伝送を行うファースト・イン・ファースト
・アウト（ＦＩＦＯ）メモリを用いた伝送フレームフォ
ーマット変換回路において、 伝送路から抽出し書き込みデータの先頭位置を示すフレ
ームパルスを書き込みデータとともに前記ＦＩＦＯに書
き込む書き込み制御手段と、 前記ＦＩＦＯからデータを読み出す際に、前記フレーム
パルスを読み出し、当該フレームパルスがアクティブの
場合にのみ読み出すデータが有効であると判断してデー
タを読み出し、当該フレームパルスがアクティブでない
場合は無効データとして前記書き込み制御手段および前
記ＦＩＦＯのリセット処理を行う読み出し制御手段を備
えたことを特徴とする伝送フレームフォーマット変換回
路。 - 【請求項２】 前記書き込み制御手段は、前記フレーム
パルスがアクティブの時にのみＦＩＦＯへのデータ書き
込みクロックを出力する書き込みクロック生成部を備え
たことを特徴とする請求項１記載の伝送フレームフォー
マット変換回路。 - 【請求項３】 前記読み出し制御手段は、前記ＦＩＦＯ
から読み出したフレームパルスがアクティブの時にのみ
読み出しクロックを出力する読み出しクロック生成部を
備えたことを特徴とする請求項１記載の伝送フレームフ
ォーマット変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28681696A JP3191701B2 (ja) | 1996-10-29 | 1996-10-29 | 伝送フレームフォーマット変換回路 |
| GB9722863A GB2318955B (en) | 1996-10-29 | 1997-10-29 | Transmission frame format converter circuit |
| US08/958,399 US6055248A (en) | 1996-10-29 | 1997-10-29 | Transmission frame format converter circuit |
| HK98109056.5A HK1008286B (en) | 1996-10-29 | 1998-07-10 | Transmission frame format converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28681696A JP3191701B2 (ja) | 1996-10-29 | 1996-10-29 | 伝送フレームフォーマット変換回路 |
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|---|---|
| JPH10136026A true JPH10136026A (ja) | 1998-05-22 |
| JP3191701B2 JP3191701B2 (ja) | 2001-07-23 |
Family
ID=17709424
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|---|---|---|---|
| JP28681696A Expired - Fee Related JP3191701B2 (ja) | 1996-10-29 | 1996-10-29 | 伝送フレームフォーマット変換回路 |
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|---|---|
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| US8312208B2 (en) | 2007-06-27 | 2012-11-13 | Fujitsu Limited | Memory access controller and method implementing packet processing |
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| US6289066B1 (en) * | 1998-06-11 | 2001-09-11 | Hewlett-Packard Company | Method and apparatus for recentering an elasticity FIFO when receiving 1000BASE-X traffic using minimal information |
| GB2339122B (en) | 1998-06-29 | 2003-06-04 | Mitel Corp | Digital switch with rate conversion |
| US6603831B1 (en) * | 1999-11-19 | 2003-08-05 | Analog Devices, Inc. | Synchronous digital data transmitter |
| JP3494142B2 (ja) * | 2000-10-04 | 2004-02-03 | 日本電気株式会社 | パケット通信用メモリ及びそれに用いるデータ書込み読出し方法 |
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| US6993671B2 (en) * | 2003-03-28 | 2006-01-31 | International Business Machines Corporation | High speed clock divider with synchronous phase start-up over physically distributed space |
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| GB2203616B (en) * | 1987-04-01 | 1991-10-02 | Digital Equipment Int | Improvements in or relating to data communication systems |
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-
1996
- 1996-10-29 JP JP28681696A patent/JP3191701B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-29 GB GB9722863A patent/GB2318955B/en not_active Expired - Fee Related
- 1997-10-29 US US08/958,399 patent/US6055248A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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| JP3191701B2 (ja) | 2001-07-23 |
| GB2318955A (en) | 1998-05-06 |
| GB2318955B (en) | 1998-12-23 |
| US6055248A (en) | 2000-04-25 |
| HK1008286A1 (en) | 1999-05-07 |
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