JPH0454796A - 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ - Google Patents
時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチInfo
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- JPH0454796A JPH0454796A JP2164143A JP16414390A JPH0454796A JP H0454796 A JPH0454796 A JP H0454796A JP 2164143 A JP2164143 A JP 2164143A JP 16414390 A JP16414390 A JP 16414390A JP H0454796 A JPH0454796 A JP H0454796A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルクロスコネクトおよびディジタルを
交換機における時分割スイッチのハイウェイフレーム位
相の制御方法およびフレーム位相を可変に制御する時分
割スイッチに関する。
交換機における時分割スイッチのハイウェイフレーム位
相の制御方法およびフレーム位相を可変に制御する時分
割スイッチに関する。
従来のディジタルクロスコネクトおよびディジタル交換
機における時分割スイッチでは複数タイムスロットを同
時に用いたチャネルのスイッチングすなわちマルチスイ
ッチングの機能が必要とされるが、このマルチスロット
スイッチングでは複数タイムスロット間の時間順序がス
イッチング前後で変化しないことが要求されており、こ
れをＴＳ Ｓ Ｉ （Ｔｉｓｅ ５ｌｏｔ ５ｅｑｕ
ｅｎｃｙ Ｉｎｔｅｇｒｉｔｙ）の保証という。
機における時分割スイッチでは複数タイムスロットを同
時に用いたチャネルのスイッチングすなわちマルチスイ
ッチングの機能が必要とされるが、このマルチスロット
スイッチングでは複数タイムスロット間の時間順序がス
イッチング前後で変化しないことが要求されており、こ
れをＴＳ Ｓ Ｉ （Ｔｉｓｅ ５ｌｏｔ ５ｅｑｕ
ｅｎｃｙ Ｉｎｔｅｇｒｉｔｙ）の保証という。
従来の時分割スイッチのＴＳＳＩ保証を実現する方式と
しては電気通信協会編集・発行［ディジタル伝送用語集
」 ［改訂版コ （昭和６３年１２月）の第７４頁に記
載のようにダブルバッファ方式があり、このダブルバッ
ファ方式ではシングルポートのデータメモリを２面もち
、１面が書き込み状態にある時には他方の面が読み出し
状態にあり、この状態がスイッチング周期の長さをもつ
１フレームの間に持続して、１フレーム毎に書き込み状
態にある面と読み出し状態にある面とを交替させている
。
しては電気通信協会編集・発行［ディジタル伝送用語集
」 ［改訂版コ （昭和６３年１２月）の第７４頁に記
載のようにダブルバッファ方式があり、このダブルバッ
ファ方式ではシングルポートのデータメモリを２面もち
、１面が書き込み状態にある時には他方の面が読み出し
状態にあり、この状態がスイッチング周期の長さをもつ
１フレームの間に持続して、１フレーム毎に書き込み状
態にある面と読み出し状態にある面とを交替させている
。
上記従来技術のダブルバッファ方式では各面での書き込
み状態と読み出し状態との相互の切り替えは各フレーム
の境界において同時に行なわなければならず、したがっ
て時分割スイッチの入力ハイウェイのフレーム位相と出
力ハイウェイのフレーム位相とは固定の位相関係をもっ
ていなければならないため、入力ハイウェイが出力ハイ
ウェイと固定の位相関係をもっていない場合あるいは入
力ハイウェイのクロックが出力ハイウェイのクロックに
対して変動する場合には、入力ハイウェイをデータメモ
リに接続する前にバッファあるいはエラスティックスト
アを用いて人力ハイウェイのフレーム位相を出力ハイウ
ェイのフレーム位相に整合させる必要があって回路規模
の増大を招く。
み状態と読み出し状態との相互の切り替えは各フレーム
の境界において同時に行なわなければならず、したがっ
て時分割スイッチの入力ハイウェイのフレーム位相と出
力ハイウェイのフレーム位相とは固定の位相関係をもっ
ていなければならないため、入力ハイウェイが出力ハイ
ウェイと固定の位相関係をもっていない場合あるいは入
力ハイウェイのクロックが出力ハイウェイのクロックに
対して変動する場合には、入力ハイウェイをデータメモ
リに接続する前にバッファあるいはエラスティックスト
アを用いて人力ハイウェイのフレーム位相を出力ハイウ
ェイのフレーム位相に整合させる必要があって回路規模
の増大を招く。
また複数の入力ハイウェイをもつ時分割スイッチにおい
て各入力ハイウェイのクロックが相互に位相変動をもつ
場合には、各入力ハイウェイにエラスティックストアを
設けてクロック位相変動を吸収する必要があってやはり
回路規模の増大を招く。
て各入力ハイウェイのクロックが相互に位相変動をもつ
場合には、各入力ハイウェイにエラスティックストアを
設けてクロック位相変動を吸収する必要があってやはり
回路規模の増大を招く。
さらに複数の出力ハイウェイをもつ時分割スイッチにお
いて出力光きの回路構成上の理由から各出力ハイウェイ
のフレーム位相が異なる場合には、出力ハイウェイに個
別にバッファを設ける必要があって回路規模の増大を招
くなどの問題があった。
いて出力光きの回路構成上の理由から各出力ハイウェイ
のフレーム位相が異なる場合には、出力ハイウェイに個
別にバッファを設ける必要があって回路規模の増大を招
くなどの問題があった。
本発明は入力ハイウェイと出力ハイウェイのフレーム位
相が固定の位相関係にない場合、または入力ハイウェイ
間にクロック位相変動が存在する場合、さらには出力ハ
イウェイ間のフレーム位相が異なる場合などにおいても
、大幅な回路規模の増大を招くことなくＴＳＳＩを保証
した時分割スイッチングが可能となる時分割スイッチの
フレーム位相制御方法を提供することを目的としており
、さらに入力ハイウェイと出力ハイウェイのフレーム位
相を可変制御可能な自由度の高いＴＳＳＩ保証のフレー
ム位相可変時分割スイッチを提供することを目的とする
。
相が固定の位相関係にない場合、または入力ハイウェイ
間にクロック位相変動が存在する場合、さらには出力ハ
イウェイ間のフレーム位相が異なる場合などにおいても
、大幅な回路規模の増大を招くことなくＴＳＳＩを保証
した時分割スイッチングが可能となる時分割スイッチの
フレーム位相制御方法を提供することを目的としており
、さらに入力ハイウェイと出力ハイウェイのフレーム位
相を可変制御可能な自由度の高いＴＳＳＩ保証のフレー
ム位相可変時分割スイッチを提供することを目的とする
。
〔課題を解決するための手段〕
上記目的を達成するために、本発明による時分割スイッ
チのフレーム位相制御方法は入力ハイウェイに多重化さ
れているデータをデータメモリに書き込み、該データを
多重化順序を変換してデータメモリから出力ハイウェイ
に読み出すことによりデータをスイッチングする時分割
スイッチのフレーム位相を制御するさいに、入力ハイウ
ェイのフレームの先頭位置と出力ハイウェイのフレーム
の先頭位置とを独立に決めるようにしたものである。
チのフレーム位相制御方法は入力ハイウェイに多重化さ
れているデータをデータメモリに書き込み、該データを
多重化順序を変換してデータメモリから出力ハイウェイ
に読み出すことによりデータをスイッチングする時分割
スイッチのフレーム位相を制御するさいに、入力ハイウ
ェイのフレームの先頭位置と出力ハイウェイのフレーム
の先頭位置とを独立に決めるようにしたものである。
また複数の入力ハイウェイをもつ時分割スイッチのフレ
ーム位相を制御するさいには、各々の入力ハイウェイの
フレームの先頭位置を他の入力ハイウェイの先頭位置お
よび出力ハイウェイのフレームの先頭位置と独立に決め
るようにしている。
ーム位相を制御するさいには、各々の入力ハイウェイの
フレームの先頭位置を他の入力ハイウェイの先頭位置お
よび出力ハイウェイのフレームの先頭位置と独立に決め
るようにしている。
また複数の出力ハイウェイをもつ時分割スイッチのフレ
ーム位相を制御するさいには、各々の出力ハイウェイの
フレームの先頭位置を他の出力ハイウェイのフレームの
先頭位置および入力ハイウェイのフレームの先頭位置と
独立に決めるようにしている。
ーム位相を制御するさいには、各々の出力ハイウェイの
フレームの先頭位置を他の出力ハイウェイのフレームの
先頭位置および入力ハイウェイのフレームの先頭位置と
独立に決めるようにしている。
さらにＴＳＳＩ保証のためには、上記方法においてデー
タメモリのワード長をハイウェイのデータ交換範囲のＮ
倍（Ｎは３以上の整数）とし、出力ハイウェイのフレー
ムの先頭位置を入力ハイウェイのフレームの先頭位置か
らデータ交換範囲の１倍以上遅れた時刻あるいは該時刻
より入力ハイウェイの出力ハイウェイに対するクロック
位相変動量の最大値だけ遅れた時刻と、入力ハイウェイ
のフレームの先頭位置からデータ交換範囲の（Ｎ−１）
倍以下遅れた時刻あるいは該時刻より入力ハイウェイの
出力ハイウェイに対するクロック位相変動量の最大値だ
け早い時刻との間に相当する位相に決めるようにしてい
る。
タメモリのワード長をハイウェイのデータ交換範囲のＮ
倍（Ｎは３以上の整数）とし、出力ハイウェイのフレー
ムの先頭位置を入力ハイウェイのフレームの先頭位置か
らデータ交換範囲の１倍以上遅れた時刻あるいは該時刻
より入力ハイウェイの出力ハイウェイに対するクロック
位相変動量の最大値だけ遅れた時刻と、入力ハイウェイ
のフレームの先頭位置からデータ交換範囲の（Ｎ−１）
倍以下遅れた時刻あるいは該時刻より入力ハイウェイの
出力ハイウェイに対するクロック位相変動量の最大値だ
け早い時刻との間に相当する位相に決めるようにしてい
る。
上記目的を達成するために、本発明によるフレームに位
相可変時分割スイッチは入力ハイウェイと、入力ハイウ
ェイに多重化されているデータを記憶するデータメモリ
と、データメモリから読み出したデータを出力する出力
ハイウェイと、データメモリの書き込みアドレスあるい
は読み出しアドレスを記憶する制御メモリと、書き込み
用のパルスを生成する書き込みカウンタと、読み出し用
のパルスを生成する読み出しカウンタと、書き込みカウ
ンタの位相を制御するパルスを入力する書き込みリセッ
ト端子と、読み出しカウンタの位相を制御するパルスを
入力する読み出しリセット端子とから構成するようにし
たものである。
相可変時分割スイッチは入力ハイウェイと、入力ハイウ
ェイに多重化されているデータを記憶するデータメモリ
と、データメモリから読み出したデータを出力する出力
ハイウェイと、データメモリの書き込みアドレスあるい
は読み出しアドレスを記憶する制御メモリと、書き込み
用のパルスを生成する書き込みカウンタと、読み出し用
のパルスを生成する読み出しカウンタと、書き込みカウ
ンタの位相を制御するパルスを入力する書き込みリセッ
ト端子と、読み出しカウンタの位相を制御するパルスを
入力する読み出しリセット端子とから構成するようにし
たものである。
また複数の入力ハイウェイをもつ場合には入力ハイウェ
イ毎に書き込みカウンタと書き込みリセット端子を設け
るようにしている。
イ毎に書き込みカウンタと書き込みリセット端子を設け
るようにしている。
また複数の出力ハイウェイをもつ場合には出力ハイウェ
イ毎に読み出しカウンタと読み出しリセット端子を設け
るようにしている。
イ毎に読み出しカウンタと読み出しリセット端子を設け
るようにしている。
上記時分割スイッチのフレーム位相制御方法およびフレ
ーム位相可変時分割スイッチは人力ハイウェイのフレー
ムに同期した書き込みフレームパルスが書き込みリセッ
ト端子から入力されて書き込みカウンタをリセットし、
これにより書き込みカウンタが入力ハイウェイのフレー
ムに同期して動作し、この書き込みカウンタに基づいて
入力ハイウェイに多重化されているデータをデータメモ
リに書き込む。また入力ハイウェイが複数存在する場合
には上記書き込み動作が入力ハイウェイ毎に独立したク
ロックとフレーム位相で行なわれるため、入力ハイウェ
イ間にクロック位相変動があってもエラスティックスト
アなどが不要である。
ーム位相可変時分割スイッチは人力ハイウェイのフレー
ムに同期した書き込みフレームパルスが書き込みリセッ
ト端子から入力されて書き込みカウンタをリセットし、
これにより書き込みカウンタが入力ハイウェイのフレー
ムに同期して動作し、この書き込みカウンタに基づいて
入力ハイウェイに多重化されているデータをデータメモ
リに書き込む。また入力ハイウェイが複数存在する場合
には上記書き込み動作が入力ハイウェイ毎に独立したク
ロックとフレーム位相で行なわれるため、入力ハイウェ
イ間にクロック位相変動があってもエラスティックスト
アなどが不要である。
一方の出力ハイウェイのフレーム位相が入力ハイウェイ
のフレーム位相とデータ変換範囲の１倍以上あるいはこ
れに入力ハイウェイのクロック位相変動量の最大値だけ
離れて決められるための、書き込み中のデータ交換範囲
を読み出し中のデータ交換範囲とが重なることがなくＴ
ＳＳＩが保証される。また出力ハイウェイが複数存在す
る場合には上記出力ハイウェイのフレーム位相の決定が
出力ハイウェイ毎に独立して行なわれるため、出力ハイ
ウェイ毎にフレーム位相が異っていてもバッファなどが
不要である。
のフレーム位相とデータ変換範囲の１倍以上あるいはこ
れに入力ハイウェイのクロック位相変動量の最大値だけ
離れて決められるための、書き込み中のデータ交換範囲
を読み出し中のデータ交換範囲とが重なることがなくＴ
ＳＳＩが保証される。また出力ハイウェイが複数存在す
る場合には上記出力ハイウェイのフレーム位相の決定が
出力ハイウェイ毎に独立して行なわれるため、出力ハイ
ウェイ毎にフレーム位相が異っていてもバッファなどが
不要である。
以下に本発明の実施例を第１図から第４図により説明す
る。
る。
第１図は本発明による時分割スイッチのフレーム位相制
御方法およびフレーム位相可変時分割スイッチの一実施
例を示すブロック図である。第１図において、この時分
割スイッチは入力ハイウェイ１と、入力ハイウェイ１に
多重化されているデータを記憶するデュアルポートメモ
リで構成された２４ワードのデータメモリ１１と、デー
タメモリ１１から多重化順序を変換して読み出したデー
タを出力する出力ハイウェイ２と、データメモリ１１の
書き込みアドレスを生成する書き込みカウンタ４１と、
書き込みカウンタ４１のリセットパルスを入力する書き
込みリセット端子５１と、データメモリ１１の読み出し
アドレスを記憶する８ワードの制御メモリ２１と、制御
メモリ２１の読み出しアドレスを生成する読み出しカウ
ンタ３１と、読み出しカウンタ３１のリセットパルスを
入力する読み出しリセット端子６１とから構成される。
御方法およびフレーム位相可変時分割スイッチの一実施
例を示すブロック図である。第１図において、この時分
割スイッチは入力ハイウェイ１と、入力ハイウェイ１に
多重化されているデータを記憶するデュアルポートメモ
リで構成された２４ワードのデータメモリ１１と、デー
タメモリ１１から多重化順序を変換して読み出したデー
タを出力する出力ハイウェイ２と、データメモリ１１の
書き込みアドレスを生成する書き込みカウンタ４１と、
書き込みカウンタ４１のリセットパルスを入力する書き
込みリセット端子５１と、データメモリ１１の読み出し
アドレスを記憶する８ワードの制御メモリ２１と、制御
メモリ２１の読み出しアドレスを生成する読み出しカウ
ンタ３１と、読み出しカウンタ３１のリセットパルスを
入力する読み出しリセット端子６１とから構成される。
第２図は第１図の動作を示すタイムチャートである。第
１図の動作を第２図のタイムチャートにより次に説明す
る。第２図のａは入力ハイウェイ１のフレーム構成で、
１フレームは３個のブロック（ブロック＃ｌ〜＃３）か
ら成り、各ブロックは８個のタイムスロットから成る。
１図の動作を第２図のタイムチャートにより次に説明す
る。第２図のａは入力ハイウェイ１のフレーム構成で、
１フレームは３個のブロック（ブロック＃ｌ〜＃３）か
ら成り、各ブロックは８個のタイムスロットから成る。
各チャネルは各ブロックの同一位置のタイムスロットを
占有しており、スイッチングはブロックを周期として行
なわれ、データの交換の範囲はブロックに等しい。
占有しており、スイッチングはブロックを周期として行
なわれ、データの交換の範囲はブロックに等しい。
第２図のｂは出力ハイウェイ２のフレーム構成で、第２
図のａの入力ハイウェイｌのフレーム構成と同様のフォ
ーマットであるが、フレームの先頭位置は入力ハイウェ
イ１の先頭位置より約１．５ブロツクだけ遅延している
。第２図のＣは入力ハイウェイ１のフレーム先頭位置に
同期した書き込みリセットパルスで、第２図のｄは出力
ハイウェイ２のフレーム先頭位置に同期した読み出しリ
セットパルスである。
図のａの入力ハイウェイｌのフレーム構成と同様のフォ
ーマットであるが、フレームの先頭位置は入力ハイウェ
イ１の先頭位置より約１．５ブロツクだけ遅延している
。第２図のＣは入力ハイウェイ１のフレーム先頭位置に
同期した書き込みリセットパルスで、第２図のｄは出力
ハイウェイ２のフレーム先頭位置に同期した読み出しリ
セットパルスである。
第１図の書き込みカウンタ４１は書き込みリセット端子
５１から入力する書き込みリセットパルスによって入力
ハイウェイ１のフレーム先頭位置でリセットされ、入力
ハイウェイ１の１フレームの周期でカウントアツプし、
データメモリ１１の第１ポートのアドレス端子に書き込
みアドレスを供給する。入力ハイウェイ１に多重化され
ているデータはｌフレームの先頭がデータメモリ１１の
先頭アドレスに対応するように第１ポートより順次にデ
ータメモリ１１に書き込まれる。読み出しカウンタ３１
は読み出しリセット端子６１から入力する読み出しリセ
ットパルスによって出力ハイウェイ２のフレーム先頭位
置でリセットされ、出力ハイウェイ２の１フレームの周
期でカウントアツプし、制御メモリ２１の読み出しアド
レスとデータメモリ１１の読み出しアドレスの上位２ビ
ツトを生成する。制御メモリ２１は読み出しカウンタ３
１から供給される３ビツトのアドレスに従い、データメ
モ１月１の読み出しアドレスの下位３ビツトを読み出し
側のブロックの周期で順次に出力する。データメモ１月
１に書き込まれたデータは制御メモリ２１と読み出しカ
ウンタ３１とから供給されるアドレスに従って、第２ポ
ートより出力ハイウェイ２に読み出される。
５１から入力する書き込みリセットパルスによって入力
ハイウェイ１のフレーム先頭位置でリセットされ、入力
ハイウェイ１の１フレームの周期でカウントアツプし、
データメモリ１１の第１ポートのアドレス端子に書き込
みアドレスを供給する。入力ハイウェイ１に多重化され
ているデータはｌフレームの先頭がデータメモリ１１の
先頭アドレスに対応するように第１ポートより順次にデ
ータメモリ１１に書き込まれる。読み出しカウンタ３１
は読み出しリセット端子６１から入力する読み出しリセ
ットパルスによって出力ハイウェイ２のフレーム先頭位
置でリセットされ、出力ハイウェイ２の１フレームの周
期でカウントアツプし、制御メモリ２１の読み出しアド
レスとデータメモリ１１の読み出しアドレスの上位２ビ
ツトを生成する。制御メモリ２１は読み出しカウンタ３
１から供給される３ビツトのアドレスに従い、データメ
モ１月１の読み出しアドレスの下位３ビツトを読み出し
側のブロックの周期で順次に出力する。データメモ１月
１に書き込まれたデータは制御メモリ２１と読み出しカ
ウンタ３１とから供給されるアドレスに従って、第２ポ
ートより出力ハイウェイ２に読み出される。
この制御メモリ２１から供給される読み出しアドレスの
下位３ビツトによってブロック内でのデータの読み出し
順序を変換することによりスイッチング機能が実現され
ている。読み出しカウンタ３工から供給される読み出し
アドレスの上位２ビツトは読み出しフレームのブロック
を示しており、これにより各ブロック内で同様のスイッ
チング動作が繰り返される ここで第２図に示すように出力ハイウェイ２のフレーム
は入力ハイウェイ１のフレームより約１．５ブロツク遅
延しているため、出力ハイウェイ２と入力ハイウェイ１
の同一ブロックが時間的に重なることがないので、各ブ
ロックの各フレームでの書き込みがすべて終了した後に
読み出しが行なわれ、スイッチング前後でデータが他の
ブロックに移動することがなく、これによりデータ相互
間のＴＳＳＩが保証される。また出力ハイウェイ２のフ
レームの入力ハイウェイ１のフレームに対する遅延が１
ブロツク以上で２ブロツク以下ならば、出力ハイウェイ
２と入力ハイウェイ１の同一ブロックの時間的な重なり
がなく、したがって入力ハイウェイ１のクロックが出力
ハイウェイのクロックに対て最大１／２ブロツクだけ変
動してもデータ相互間のＴＳＳ Ｉが保証される。
下位３ビツトによってブロック内でのデータの読み出し
順序を変換することによりスイッチング機能が実現され
ている。読み出しカウンタ３工から供給される読み出し
アドレスの上位２ビツトは読み出しフレームのブロック
を示しており、これにより各ブロック内で同様のスイッ
チング動作が繰り返される ここで第２図に示すように出力ハイウェイ２のフレーム
は入力ハイウェイ１のフレームより約１．５ブロツク遅
延しているため、出力ハイウェイ２と入力ハイウェイ１
の同一ブロックが時間的に重なることがないので、各ブ
ロックの各フレームでの書き込みがすべて終了した後に
読み出しが行なわれ、スイッチング前後でデータが他の
ブロックに移動することがなく、これによりデータ相互
間のＴＳＳＩが保証される。また出力ハイウェイ２のフ
レームの入力ハイウェイ１のフレームに対する遅延が１
ブロツク以上で２ブロツク以下ならば、出力ハイウェイ
２と入力ハイウェイ１の同一ブロックの時間的な重なり
がなく、したがって入力ハイウェイ１のクロックが出力
ハイウェイのクロックに対て最大１／２ブロツクだけ変
動してもデータ相互間のＴＳＳ Ｉが保証される。
第３図は本発明による時分割スイッチのフレーム位相制
御方法およびフレーム位相可変時分割スイッチの他の実
施例を示すブロック図である。第３図において、この時
分割スイッチは入力ハイウエイ７１．７２と、入力ハイ
ウェイ７１に多重化されているデータを記憶するデュア
ルポートメモリで構成された２４ワードのデータメモリ
１２．１４と、入力ハイウェイ７２に多重化されている
データを記憶するデュアルポートメモリで構成された２
４ワードのデータメモリ１３．１５と、出力ハイウエイ
９１．９２と、データメモリ１２からのデータとデータ
メモリ１３からのデータとより一方を選択して出力ハイ
ウェイ９１に出力するセレクタ８１と、データメモリ１
４からのデータとデータメモリ１５からのデータとより
一方を選択して出力ハウイエイ９２に出力するセレクタ
８２と、データメモ１７１２，１４の書き込みアドレス
を生成する書き込みカウンタ４２と、データメモリ１３
、１５の書き込みアドレスを生成する書き込みカウンタ
４３と、書き込みカウンタ４２．４３のリセットパルス
をそれぞれ入力する書き込みリセット端子５２、５３と
、データメモリ１２．１３の読み出しアドレスを記憶す
る８ワードの制御メモリ２２と、データメモ１月４．１
５の読み出しアドレスを記憶する８ワードの制御メモリ
２３と、制御メモリ２２．２３の読み出しアドレスをそ
れぞれ生成する読み出しカウンタ３２．３３と、読み出
しカウンタ３２．３３のリセットパルスをそれぞれ入力
する読み出しリセット端子６２、６３とから構成される
。
御方法およびフレーム位相可変時分割スイッチの他の実
施例を示すブロック図である。第３図において、この時
分割スイッチは入力ハイウエイ７１．７２と、入力ハイ
ウェイ７１に多重化されているデータを記憶するデュア
ルポートメモリで構成された２４ワードのデータメモリ
１２．１４と、入力ハイウェイ７２に多重化されている
データを記憶するデュアルポートメモリで構成された２
４ワードのデータメモリ１３．１５と、出力ハイウエイ
９１．９２と、データメモリ１２からのデータとデータ
メモリ１３からのデータとより一方を選択して出力ハイ
ウェイ９１に出力するセレクタ８１と、データメモリ１
４からのデータとデータメモリ１５からのデータとより
一方を選択して出力ハウイエイ９２に出力するセレクタ
８２と、データメモ１７１２，１４の書き込みアドレス
を生成する書き込みカウンタ４２と、データメモリ１３
、１５の書き込みアドレスを生成する書き込みカウンタ
４３と、書き込みカウンタ４２．４３のリセットパルス
をそれぞれ入力する書き込みリセット端子５２、５３と
、データメモリ１２．１３の読み出しアドレスを記憶す
る８ワードの制御メモリ２２と、データメモ１月４．１
５の読み出しアドレスを記憶する８ワードの制御メモリ
２３と、制御メモリ２２．２３の読み出しアドレスをそ
れぞれ生成する読み出しカウンタ３２．３３と、読み出
しカウンタ３２．３３のリセットパルスをそれぞれ入力
する読み出しリセット端子６２、６３とから構成される
。
第４図に第３図の動作を示すタイムチャートである。第
３図の動作を第４図のタイムチャートにより次に説明す
る。第４図のａ、ｂはそれぞれ入力ハイウエイ７１．７
２のフレーム構成で、第２図のａと同一のフォーマット
をもっている。入力ハイウェイ７１のクロックの位相と
入力ハイウェイ７２のクロックの位相とは必ずしも一致
しておらず、相互の間でわずかな変動が存在する。第４
図のＣ９ｄはそれぞれ出力ハイウェイ９１．９２のフレ
ーム構成で、第２図のｂと同一のフォーマットである。
３図の動作を第４図のタイムチャートにより次に説明す
る。第４図のａ、ｂはそれぞれ入力ハイウエイ７１．７
２のフレーム構成で、第２図のａと同一のフォーマット
をもっている。入力ハイウェイ７１のクロックの位相と
入力ハイウェイ７２のクロックの位相とは必ずしも一致
しておらず、相互の間でわずかな変動が存在する。第４
図のＣ９ｄはそれぞれ出力ハイウェイ９１．９２のフレ
ーム構成で、第２図のｂと同一のフォーマットである。
出力ハイウェイ９１のフレーム先頭位置は入力ハイウエ
イ７１．７２のフレーム先頭位置より約１．２５ブロツ
クだけ遅延し、出力ハイウェイ９２のフレーム先頭位置
は入力ハイウェイ７１．７２のフレーム先頭位置より約
１．７５ブロツクだけ遅延している。第４図のｅ、ｆは
それぞれ入力ハイウエイ７１．７２のフレーム先頭位置
に同期した書き込みリセットパルスで、第４図のｇ、ｈ
はそれぞれ出力ハイウェイ１１゜１２のフレーム先頭位
置に同期した読み出しりセットパルスである。スイッチ
ングはブロックを周期として２個のハイウェイにまたが
って行われるが、ハイウェイ間のスイッチングもある。
イ７１．７２のフレーム先頭位置より約１．２５ブロツ
クだけ遅延し、出力ハイウェイ９２のフレーム先頭位置
は入力ハイウェイ７１．７２のフレーム先頭位置より約
１．７５ブロツクだけ遅延している。第４図のｅ、ｆは
それぞれ入力ハイウエイ７１．７２のフレーム先頭位置
に同期した書き込みリセットパルスで、第４図のｇ、ｈ
はそれぞれ出力ハイウェイ１１゜１２のフレーム先頭位
置に同期した読み出しりセットパルスである。スイッチ
ングはブロックを周期として２個のハイウェイにまたが
って行われるが、ハイウェイ間のスイッチングもある。
第３図の書き込みカウンタ４２は第１図の実施例の場合
と同様に書き込みリセット端子５２から入力する書き込
みリセットパルスによって制御され、データメモリ１２
．１４の第１ポートのアバレス端子に書き込みアドレス
を供給する。同様に書き込みカウンタ４３は書き込みリ
セット端子５３から入力する書き込みリセットパルスに
よって制御され、データメモ１月３．１５の第１ポート
のアドレス端子に書き込みアドレスを供給する。入力ハ
イウェイ７１のデータは１フレーム毎にデータメモリ１
２．１４に同時に順次書き込まれる。同様に入力ハイウ
ェイ７２のデータは１フレーム毎にデータメモリ１３．
１５に同時に順次書き込まれる。読み出しカウンタ３２
は読み出しリセット端子６２から入力する読み出しリセ
ットパルスによって制御され、制御メモリ２２の読み出
しアドレスとデータメモ１７１２，１３の読み出しアド
レスの上位２ビツトを生成する。同様に読み出しカウン
タ３３は読み出しリセット端子６３から入力する読み出
しリセットパルスによって制御され、制御メモリ２３の
読み出しアドレスとデータメモリ１４．１５の読み出し
アドレスの上位２ビツトを生成する。制御メモリ２２は
データメモリ１２．１３の読み出しアドレスの下位３ビ
ツトとセレクタ８１の制御信号をブロックの周期で出力
する。同様に制御メモリ２３はデータメモリ１４．１５
の読み出しアドレスの下位３ビツトとセレクタ８２の制
御信号をブロックの周期で出力する。データメモリ１２
．１３に書き込まれたデータは制御メモリ２２と読み出
しカウンタ３２とから供給されるアドレスに従って第２
ポートより読み出された後、セレクタ８１において一方
が選択されて出力ハイウェイ９１に出力される。同様に
データメモリ１４．１５に書き込まれたデータは制御メ
モリ２３と読み出しカウンタ３３とから供給されるアド
レスに従って第２ポートより読み出された後、セレクタ
８２において一方が選択されて出力ハイウェイ９２に出
力される。
と同様に書き込みリセット端子５２から入力する書き込
みリセットパルスによって制御され、データメモリ１２
．１４の第１ポートのアバレス端子に書き込みアドレス
を供給する。同様に書き込みカウンタ４３は書き込みリ
セット端子５３から入力する書き込みリセットパルスに
よって制御され、データメモ１月３．１５の第１ポート
のアドレス端子に書き込みアドレスを供給する。入力ハ
イウェイ７１のデータは１フレーム毎にデータメモリ１
２．１４に同時に順次書き込まれる。同様に入力ハイウ
ェイ７２のデータは１フレーム毎にデータメモリ１３．
１５に同時に順次書き込まれる。読み出しカウンタ３２
は読み出しリセット端子６２から入力する読み出しリセ
ットパルスによって制御され、制御メモリ２２の読み出
しアドレスとデータメモ１７１２，１３の読み出しアド
レスの上位２ビツトを生成する。同様に読み出しカウン
タ３３は読み出しリセット端子６３から入力する読み出
しリセットパルスによって制御され、制御メモリ２３の
読み出しアドレスとデータメモリ１４．１５の読み出し
アドレスの上位２ビツトを生成する。制御メモリ２２は
データメモリ１２．１３の読み出しアドレスの下位３ビ
ツトとセレクタ８１の制御信号をブロックの周期で出力
する。同様に制御メモリ２３はデータメモリ１４．１５
の読み出しアドレスの下位３ビツトとセレクタ８２の制
御信号をブロックの周期で出力する。データメモリ１２
．１３に書き込まれたデータは制御メモリ２２と読み出
しカウンタ３２とから供給されるアドレスに従って第２
ポートより読み出された後、セレクタ８１において一方
が選択されて出力ハイウェイ９１に出力される。同様に
データメモリ１４．１５に書き込まれたデータは制御メ
モリ２３と読み出しカウンタ３３とから供給されるアド
レスに従って第２ポートより読み出された後、セレクタ
８２において一方が選択されて出力ハイウェイ９２に出
力される。
ここで第４図に示すように出力ハイウェイ９１のフレー
ムは入力ハイウェイ７１．７２のフレームより約１．２
５ブロツク遅延しており、出力ハイウェイ９２のフレー
ムは入力ハイウエイ７１．７２より約１．７５ブロツク
遅延しているため、出力ハイウエイ９１．９２と入力ハ
イウエイ７１．７２の同一ブロックが時間的に重なるこ
とがなく、データ相互間のＴＳＳＩが保証される。また
入力ハイウエイ７１．７２のクロックが出力ハイウェイ
９１．９２のクロックに対して最大１７８ブロツクだけ
変動してもデータ相互間のＴＳＳＩは保証される。
ムは入力ハイウェイ７１．７２のフレームより約１．２
５ブロツク遅延しており、出力ハイウェイ９２のフレー
ムは入力ハイウエイ７１．７２より約１．７５ブロツク
遅延しているため、出力ハイウエイ９１．９２と入力ハ
イウエイ７１．７２の同一ブロックが時間的に重なるこ
とがなく、データ相互間のＴＳＳＩが保証される。また
入力ハイウエイ７１．７２のクロックが出力ハイウェイ
９１．９２のクロックに対して最大１７８ブロツクだけ
変動してもデータ相互間のＴＳＳＩは保証される。
上記実施例はデータメモリの読み出しアドレスを記憶す
る制御メモリを設けているが、データメモリの書き込み
アドレスあるいは読み出しアドレスを記憶する制御メモ
リを設けるようにしてよい。
る制御メモリを設けているが、データメモリの書き込み
アドレスあるいは読み出しアドレスを記憶する制御メモ
リを設けるようにしてよい。
また上記実施例はＴＳＳＩ保証のための具体例としてデ
ータメモリを２４ワードとしてハイウェイの交換範囲を
８ワードとした場合について説明したが、これに限定さ
れるものではない。また複数の入力ハイウェイまたは複
数の出力ハイウェイあるいは複数の入力ハイウェイおよ
び複数の出力ハイウェイをもつ時分割スイッチに適用で
きる。また、実施例では独立制御可能な２ポートメモリ
を用いているが、３ポ一ト以上でも同様に適用できる。
ータメモリを２４ワードとしてハイウェイの交換範囲を
８ワードとした場合について説明したが、これに限定さ
れるものではない。また複数の入力ハイウェイまたは複
数の出力ハイウェイあるいは複数の入力ハイウェイおよ
び複数の出力ハイウェイをもつ時分割スイッチに適用で
きる。また、実施例では独立制御可能な２ポートメモリ
を用いているが、３ポ一ト以上でも同様に適用できる。
本発明によれば、入力ハイウェイと出力ハイウェイとの
間、または入力ハイウェイ相互間、さらに出力ハイウェ
イ相互間で独立にフレームの先頭位置を決めるので、入
力ハイウェイと出力ハイウェイのフレーム位相が固定の
位相関係にない場合、また入力ハイウェイ間にクロック
位相変動が存在する場合、さらに出力ハイウェイ間のフ
レーム位相が異なる場合においても、バッファなどを付
加することなくＴＳＳＩを保証した時分割スイッチが可
能となって、ハード規模の小形化が図れる効果がある。
間、または入力ハイウェイ相互間、さらに出力ハイウェ
イ相互間で独立にフレームの先頭位置を決めるので、入
力ハイウェイと出力ハイウェイのフレーム位相が固定の
位相関係にない場合、また入力ハイウェイ間にクロック
位相変動が存在する場合、さらに出力ハイウェイ間のフ
レーム位相が異なる場合においても、バッファなどを付
加することなくＴＳＳＩを保証した時分割スイッチが可
能となって、ハード規模の小形化が図れる効果がある。
またデータ書き込み側の回路とデータ読み出し側の回路
とを独立に設けた時分割スイッチを構成しているため、
入出力ハイウェイのフレーム位相に対して自由度の高い
ＴＳＳＩ保証の時分割スイッチが得られる効果もある。
とを独立に設けた時分割スイッチを構成しているため、
入出力ハイウェイのフレーム位相に対して自由度の高い
ＴＳＳＩ保証の時分割スイッチが得られる効果もある。
第１Ｅは本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイムチャート、第３図は本発明の
他の実施例を示すブロック図、第４図は第３図の動作を
示すタイムチャートである。 １．７１．７２・・・入力ハイウェイ、２，９１．９２
・・・出力ハイウェイ、１１〜１５・・・データメモリ
、４１〜４３・・・書き込みカウンタ、２１〜２３・・
・制御メモリ、５１〜５３・・・書き込みリセット端子
、６１〜６３・・・読み出しリセット端子、８１．８２
・・・セレクタ。 代理人 弁理士 秋 本 正 実
第１図の動作を示すタイムチャート、第３図は本発明の
他の実施例を示すブロック図、第４図は第３図の動作を
示すタイムチャートである。 １．７１．７２・・・入力ハイウェイ、２，９１．９２
・・・出力ハイウェイ、１１〜１５・・・データメモリ
、４１〜４３・・・書き込みカウンタ、２１〜２３・・
・制御メモリ、５１〜５３・・・書き込みリセット端子
、６１〜６３・・・読み出しリセット端子、８１．８２
・・・セレクタ。 代理人 弁理士 秋 本 正 実
Claims (1)
- 【特許請求の範囲】 １、入力ハイウェイに多重化されているデータをデータ
メモリに書き込み、該データを多重化順序を変換してデ
ータメモリから出力ハイウェイに読み出すことによりデ
ータをスイッチングする時分割スイッチのフレーム位相
制御方法において、入力ハイウェイのフレームの先頭位
置と出力ハイウェイのフレームの先頭位置とを独立に決
める時分割スイッチのフレーム位相制御方法。 ２、複数の入力ハイウェイに多重化されているデータを
データメモリに書き込み、該データを多重化順序を変換
してデータメモリから１個以上の出力ハイウェイに読み
出すことによりデータをスイッチングする時分割スイッ
チのフレーム位相制御方法において、複数の入力ハイウ
ェイの各々のフレームの先頭位置を他の入力ハイウェイ
のフレームの先頭位置および出力ハイウェイのフレーム
の先頭位置と独立に決める時分割スイッチのフレーム位
相制御方法。 ３、入力ハイウェイに多重化されているデータをデータ
メモリに書き込み、該データを多重化順序を変換してデ
ータメモリから複数の出力ハイウェイに読み出すことに
よりデータをスイッチインクする時分割スイッチのフレ
ーム位相制御方法において、複数の出力ハイウェイの各
々のフレームの先頭位相を他の出力ハイウェイのフレー
ムの先頭位置および入力ハイウェイのフレームの先頭位
置と独立に決める時分割スイッチのフレーム位相制御方
法。 ４、上記データメモリのワード長をハイウェイのデータ
変換範囲のＮ倍（Ｎは３以上の整数）とし、出力ハイウ
ェイのフレームの先頭位置を入力ハイウェイのフレーム
の先頭位置からデータ交換範囲の１倍以上遅れた時刻と
入力ハイウェイのフレームの先頭位置からデータ交換範
囲の（Ｎ−１）倍以下遅れた時刻との間に相当する位置
に決める請求項１から請求項３のいずれかに記載の時分
割スイッチのフレーム位相制御方法。 ５、上記データメモリのワード長をハイウェイのデータ
交換範囲のＮ倍（Ｎは３以上の整数）とし、出力ハイウ
ェイのフレームの先頭位置を入力ハイウェイのフレーム
の先頭位置からデータ交換範囲の１倍以上に入力ハイウ
ェイの出力ハイウェイに対するクロック位相変動量の最
大値を加えた時間だけ遅れた時刻と入力ハイウェイのフ
レームの先頭位置からデータ交換範囲の（Ｎ−１）倍以
下から上記クロック位相変動量の最大値を減じた時間だ
け遅れた時刻との間に相当する位置に決める請求項１か
ら請求項３のいずれかに記載の時分割スイッチのフレー
ム位相制御方法。 ６、上記ハイウェイのデータ交換範囲はスイッチング周
期の長さをもつハイウェイのフレームである請求項１か
ら請求項５のいずれかに記載の時分割スイッチのフレー
ム位相制御方法。 ７、入力ハイウェイと、入力ハイウェイ上に多重化され
ているデータを記憶するデータメモリと、データメモリ
から読み出したデータを出力する出力ハイウェイと、デ
ータメモリの書き込みアドレスあるいは読み出しアドレ
スを記憶する制御メモリと、書き込み用のパルスを生成
する書き込みカウンタと、読み出し用のパルスを生成す
る読み出しカウンタと、書き込みカウンタの位相を制御
するパルスを入力する書き込みリセット端子と、読み出
しカウンタの位相を制御するパルスを入力する読み出し
リセット端子とから成るフレーム位相可変時分割スイッ
チ。 ８、複数の入力ハイウェイと、複数の入力ハイウェイ上
に多重化されているデータを記憶するデータメモリと、
データメモリから読み出したデータを出力する１個以上
の出力ハイウェイと、データメモリの書き込みアドレス
あるいは読み出しアドレスを記憶する出力アドレス毎に
設けられた制御メモリと、書き込み用のパルスを生成す
る入力ハイウェイ毎に設けられた書き込みカウンタと、
読み出し用のパルスを生成する読み出しカウンタと、書
き込みカウンタの位相を制御するパルスを入力する書き
込みカウンタ毎に設けられた書き込みリセット端子と、
読み出しカウンタの位相を制御するパルスを入力する読
み出しリセット端子とから成るフレーム位相可変時分割
スイッチ。 ９、入力ハイウェイと、入力ハイウェイ上に多重化され
ているデータを記憶するデータメモリと、データメモリ
から読み出したデータを出力する複数の出力ハイウェイ
と、データメモリの書き込みアドレスあるいは読み出し
アドレスを記憶する出力ハイウェイ毎に設けられた制御
メモリと、書き込み用のパルスを生成する書き込みカウ
ンタと、読み出し用パルスを生成する出力ハイウェイ毎
に設けられた読み出しカウンタと、書き込みカウンタの
位相を制御するパルスを入力する書き込みリセット端子
と、読み出しカウンタの位相を制御するパルスを入力す
る読み出しカウンタ毎に設けられた書き込みリセット端
子とから成るフレーム位相可変時分割スイッチ。 １０、上記データメモリは独立にアクセスが可能な２個
以上のポートをもつメモリで構成される請求項７から請
求項９のいずれかに記載のフレーム位相可変時分割スイ
ッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164143A JPH0454796A (ja) | 1990-06-25 | 1990-06-25 | 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ |
| US07/719,912 US5351238A (en) | 1990-06-25 | 1991-06-24 | Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164143A JPH0454796A (ja) | 1990-06-25 | 1990-06-25 | 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454796A true JPH0454796A (ja) | 1992-02-21 |
Family
ID=15787570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164143A Pending JPH0454796A (ja) | 1990-06-25 | 1990-06-25 | 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5351238A (ja) |
| JP (1) | JPH0454796A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI91348C (fi) * | 1992-07-17 | 1994-06-10 | Nokia Telecommunications Oy | Menetelmä aikakytkennän toteuttamiseksi sekä aikakytkin |
| FI91347C (fi) * | 1992-07-17 | 1994-06-10 | Nokia Telecommunications Oy | Menetelmä aikavälikytkennän suorittamiseksi sekä aikakytkin |
| JPH06276214A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | Ｓｔｍ信号とａｔｍ信号の混在処理方法およびスイッチシステム |
| JP3080821B2 (ja) * | 1993-10-01 | 2000-08-28 | 日本電気株式会社 | 時分割タイムスロット入替回路 |
| JP3191701B2 (ja) * | 1996-10-29 | 2001-07-23 | 日本電気株式会社 | 伝送フレームフォーマット変換回路 |
| US5978370A (en) * | 1997-01-13 | 1999-11-02 | At&Tcorp | Circuit-switched switching system |
| CA2293066A1 (en) * | 1999-12-20 | 2001-06-20 | Nortel Networks Corporation | Method and apparatus for cross-connecting data streams with efficient memory utilization and transparent protocol conversion |
| US20020176410A1 (en) * | 2001-05-16 | 2002-11-28 | Macadam Dave | Time-slot interchange switches having automatic frame alignment measurement and programming capability |
| US7513807B2 (en) * | 2005-01-20 | 2009-04-07 | Yamaha Hatsudoki Kabushiki Kaisha | Operation control system for planing boat |
| EP2172927A1 (en) * | 2008-10-02 | 2010-04-07 | Telefonaktiebolaget LM Ericsson (PUBL) | Method and computer program for operation of a multi-buffer graphics memory refresh, multi-buffer graphics memory arrangement and communication apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171095A (ja) * | 1987-01-09 | 1988-07-14 | Fujitsu Ltd | 時分割通話路装置 |
| JPS6429090A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Time division multiplex switch circuit network |
| JPH02128535A (ja) * | 1988-11-09 | 1990-05-16 | Nec Corp | フレーム変換回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608684A (en) * | 1984-03-26 | 1986-08-26 | Itt Corporation | Digital switching systems employing multi-channel frame association apparatus |
| US4894821A (en) * | 1986-09-30 | 1990-01-16 | Nec Corporation | Time division switching system with time slot alignment circuitry |
| CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
| US5123012A (en) * | 1989-06-06 | 1992-06-16 | Mitsubishi Denki Kabushiki Kaisha | Time division switching apparatus |
-
1990
- 1990-06-25 JP JP2164143A patent/JPH0454796A/ja active Pending
-
1991
- 1991-06-24 US US07/719,912 patent/US5351238A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171095A (ja) * | 1987-01-09 | 1988-07-14 | Fujitsu Ltd | 時分割通話路装置 |
| JPS6429090A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Time division multiplex switch circuit network |
| JPH02128535A (ja) * | 1988-11-09 | 1990-05-16 | Nec Corp | フレーム変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5351238A (en) | 1994-09-27 |
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