JPH10143429A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH10143429A JPH10143429A JP8300741A JP30074196A JPH10143429A JP H10143429 A JPH10143429 A JP H10143429A JP 8300741 A JP8300741 A JP 8300741A JP 30074196 A JP30074196 A JP 30074196A JP H10143429 A JPH10143429 A JP H10143429A
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- JP
- Japan
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- memory
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- memories
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- 230000015654 memory Effects 0.000 title claims abstract description 116
- 230000004044 response Effects 0.000 claims description 10
- 230000009977 dual effect Effects 0.000 abstract 2
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System (AREA)
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Abstract
(57)【要約】
【課題】 大容量のデュアルポートメモリを簡単に実現
する。 【解決手段】 メモリ１，２を物理的に２個設け、読出
し用ポート４，書込み用ポート５に、これ等メモリ１，
２の入出力バス１１，２１を択一的に切替えるスイッチ
（ＳＷ）３１，３２を設ける。バスＳＷ制御部３３によ
り、これ等ＳＷ３１，３２の制御を行うことで、読出し
と書込みとが同時に可能な大容量のデュアルポートメモ
リが実現できる。
する。 【解決手段】 メモリ１，２を物理的に２個設け、読出
し用ポート４，書込み用ポート５に、これ等メモリ１，
２の入出力バス１１，２１を択一的に切替えるスイッチ
（ＳＷ）３１，３２を設ける。バスＳＷ制御部３３によ
り、これ等ＳＷ３１，３２の制御を行うことで、読出し
と書込みとが同時に可能な大容量のデュアルポートメモ
リが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はマルチポートメモリ
に関し、特にディジタル画像データをテレビジョン等の
表示装置に表示する際における１画面分の画像情報を格
納するためのフレームメモリに用いて好適なマルチポー
トメモリに関するものである。
に関し、特にディジタル画像データをテレビジョン等の
表示装置に表示する際における１画面分の画像情報を格
納するためのフレームメモリに用いて好適なマルチポー
トメモリに関するものである。
【０００２】
【従来の技術】一般に使用されているＳＲＡＭ（Static
Random Access Memory ）やＤＲＡＭ（Dynamic Random
Access Memory）等の記憶素子を用いたメモリは、入出
力ポートが一つしか設けられていないので、そのままの
構成では、複数の入出力（ポート）機能を有するマルチ
ポートメモリを構成することはできない。
Random Access Memory ）やＤＲＡＭ（Dynamic Random
Access Memory）等の記憶素子を用いたメモリは、入出
力ポートが一つしか設けられていないので、そのままの
構成では、複数の入出力（ポート）機能を有するマルチ
ポートメモリを構成することはできない。
【０００３】そこで、特開平４−８５７９０号公報や特
開平４−３１１８９６号公報に開示の技術の如く、メモ
リ内部のメモリ素子の構成を変更することによってマル
チポート機能を実現する方法が提案されている。
開平４−３１１８９６号公報に開示の技術の如く、メモ
リ内部のメモリ素子の構成を変更することによってマル
チポート機能を実現する方法が提案されている。
【０００４】
【発明が解決しようとする課題】メモリ内部のメモリ素
子の構成を変更してマルチポートメモリを得る方法で
は、従来広く用いられているメモリ素子構成を有するメ
モリを用いることができず、よって特別なメモリ素子構
造のメモリを製作する必要があり、高密度化が困難とな
り、結局記憶容量が小さなものとなる。従って、ディジ
タル画像データを表示装置に表示する際に用いられる一
画面表示相当分のデータを格納するフレームメモリとし
ては、記憶容量が充分でなく不適となる。
子の構成を変更してマルチポートメモリを得る方法で
は、従来広く用いられているメモリ素子構成を有するメ
モリを用いることができず、よって特別なメモリ素子構
造のメモリを製作する必要があり、高密度化が困難とな
り、結局記憶容量が小さなものとなる。従って、ディジ
タル画像データを表示装置に表示する際に用いられる一
画面表示相当分のデータを格納するフレームメモリとし
ては、記憶容量が充分でなく不適となる。
【０００５】また、上述のマルチポートメモリでは、同
一アドレスに対する読出し、書込みを同時になすことは
不可能であるという欠点もある。
一アドレスに対する読出し、書込みを同時になすことは
不可能であるという欠点もある。
【０００６】本発明の目的は、記憶容量を大としてフレ
ームメモリに用いることが可能で、かつ同一アドレスに
対して読出しと書込みが同時に行うことが可能なマルチ
ポートメモリを提供することである。
ームメモリに用いることが可能で、かつ同一アドレスに
対して読出しと書込みが同時に行うことが可能なマルチ
ポートメモリを提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、第１及
び第２のメモリと、外部の読出し用バスが接続された読
出しポートと、外部の書込み用バスが接続された書込み
ポートと、前記読出しポートに前記第１及び第２のメモ
リの入出力バスを択一的に接続し、前記書込みポートに
前記第１及び第２のメモリの入出力バスを択一的に接続
するバス接続制御手段とを含むことを特徴とするマルチ
ポートメモが得られる。
び第２のメモリと、外部の読出し用バスが接続された読
出しポートと、外部の書込み用バスが接続された書込み
ポートと、前記読出しポートに前記第１及び第２のメモ
リの入出力バスを択一的に接続し、前記書込みポートに
前記第１及び第２のメモリの入出力バスを択一的に接続
するバス接続制御手段とを含むことを特徴とするマルチ
ポートメモが得られる。
【０００８】そして、前記バス接続制御手段は、前記読
出しポートに前記第１及び第２のメモリの入出力バスを
択一的に接続する第１のスイッチ手段と、前記書込みポ
ートに前記第１及び第２のメモリの入出力バスを択一的
に接続する第２のスイッチ手段と、前記第１のスイッチ
手段が前記第１のメモリの入出力バスを選択接続してい
るとき、前記第２のスイッチ手段が前記第２のメモリの
入出力バスを選択接続するよう制御するスイッチ制御手
段を有することを特徴とする。
出しポートに前記第１及び第２のメモリの入出力バスを
択一的に接続する第１のスイッチ手段と、前記書込みポ
ートに前記第１及び第２のメモリの入出力バスを択一的
に接続する第２のスイッチ手段と、前記第１のスイッチ
手段が前記第１のメモリの入出力バスを選択接続してい
るとき、前記第２のスイッチ手段が前記第２のメモリの
入出力バスを選択接続するよう制御するスイッチ制御手
段を有することを特徴とする。
【０００９】また、前記バス接続制御手段は前記第１及
び第２のメモリの各記憶内容の全てをクリアするメモリ
クリア手段を更に有し、前記メモリクリア手段は、前記
第１のスイッチ手段により入出力バスが選択接続されて
いる方のメモリの記憶内容の全ての読出しが完了したこ
とを示す外部からの信号に応答して、当該メモリのクリ
アをなすよう構成されていることを特徴とする。
び第２のメモリの各記憶内容の全てをクリアするメモリ
クリア手段を更に有し、前記メモリクリア手段は、前記
第１のスイッチ手段により入出力バスが選択接続されて
いる方のメモリの記憶内容の全ての読出しが完了したこ
とを示す外部からの信号に応答して、当該メモリのクリ
アをなすよう構成されていることを特徴とする。
【００１０】更に、前記スイッチ制御手段は、前記メモ
リクリア動作の完了に応答して前記第１及び第２のスイ
ッチ手段の接続選択状態を切換え制御するよう構成され
ており、また、前記スイッチ制御手段は、前記第１及び
第２のスイッチ手段の接続選択状態を外部へ通知する通
知信号を生成するよう構成されていることを特徴とす
る。
リクリア動作の完了に応答して前記第１及び第２のスイ
ッチ手段の接続選択状態を切換え制御するよう構成され
ており、また、前記スイッチ制御手段は、前記第１及び
第２のスイッチ手段の接続選択状態を外部へ通知する通
知信号を生成するよう構成されていることを特徴とす
る。
【００１１】更にはまた、前記第１及び第２のメモリ
は、アドレス空間は共に同一アドレス割付けがなされて
おり、前記第１及び第２のメモリの各々は、一表示画面
に相当する画像情報を記憶可能なメモリであることを特
徴とする。
は、アドレス空間は共に同一アドレス割付けがなされて
おり、前記第１及び第２のメモリの各々は、一表示画面
に相当する画像情報を記憶可能なメモリであることを特
徴とする。
【００１２】本発明の作用について説明する。１ポート
のメモリを２個使用し、同一のアドレス値で各々が書込
み専用メモリ及び読出し専用メモリとなる様に、これ等
のメモリにつながるアドレスバス，データバス，制御線
を切替える機能（以下バスＳＷ）を有するもので構成す
る。そして、独立した別々の２組のアドレスバス，デー
タバス，制御線のポートが存在し、このバスＳＷは、独
立した別々の２組のアドレス，バス，データバス，制御
線をバスＳＷにより切替え同時にアクセスできる様にす
る。この切替えタイミングは、メモリ領域全部のアクセ
スが完了した時、切替えコマンドにより行われる。こう
することにより、同一アドレスの衝突を気にすることな
く、読出し，書込みが自由に行える様になる。更に、大
容量のメモリを扱うことも可能となる。
のメモリを２個使用し、同一のアドレス値で各々が書込
み専用メモリ及び読出し専用メモリとなる様に、これ等
のメモリにつながるアドレスバス，データバス，制御線
を切替える機能（以下バスＳＷ）を有するもので構成す
る。そして、独立した別々の２組のアドレスバス，デー
タバス，制御線のポートが存在し、このバスＳＷは、独
立した別々の２組のアドレス，バス，データバス，制御
線をバスＳＷにより切替え同時にアクセスできる様にす
る。この切替えタイミングは、メモリ領域全部のアクセ
スが完了した時、切替えコマンドにより行われる。こう
することにより、同一アドレスの衝突を気にすることな
く、読出し，書込みが自由に行える様になる。更に、大
容量のメモリを扱うことも可能となる。
【００１３】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例について説明する。
実施例について説明する。
【００１４】図１は本発明の実施例のブロック図であ
る。図１を参照すると、メモリ１，２は物理的に互いに
独立した、例えばＤＲＡＭであり、共に１表示画面相当
分の画像データ（カラー画像データ）を記憶するに充分
な記憶容量を有しているものとし、また互いのアドレス
空間は共に同一のアドレスが割付けられているものとす
る。
る。図１を参照すると、メモリ１，２は物理的に互いに
独立した、例えばＤＲＡＭであり、共に１表示画面相当
分の画像データ（カラー画像データ）を記憶するに充分
な記憶容量を有しているものとし、また互いのアドレス
空間は共に同一のアドレスが割付けられているものとす
る。
【００１５】バスＳＷ（スイッチ）部３は、メモリ１，
２の各入出力バス１１，２１を２つのポート４，５へ夫
々択一的に切替え接続制御する機能を有している。ポー
ト４は外部の読出し用バスＸが接続されるポートであ
り、ポート５は外部の書込み用バスＹが接続されるポー
トである。各バスＸ，Ｙはアドレス／データ／制御線か
ら夫々なっているものとする。
２の各入出力バス１１，２１を２つのポート４，５へ夫
々択一的に切替え接続制御する機能を有している。ポー
ト４は外部の読出し用バスＸが接続されるポートであ
り、ポート５は外部の書込み用バスＹが接続されるポー
トである。各バスＸ，Ｙはアドレス／データ／制御線か
ら夫々なっているものとする。
【００１６】バスＳＷ部３は２個のＳＷ（スイッチ）３
１，３２と、これ等２個のＳＷを制御するバスＳＷ制御
部３３と、メモリ１，２のメモリクリア制御をなすメモ
リクリア制御部３４とを有している。
１，３２と、これ等２個のＳＷを制御するバスＳＷ制御
部３３と、メモリ１，２のメモリクリア制御をなすメモ
リクリア制御部３４とを有している。
【００１７】ＳＷ３１はメモリ１の入出力バス１１をポ
ート４，５及びメモリクリア制御部３４のクリア用バス
Ｚに択一的に接続するためのスイッチである。また、Ｓ
Ｗ３２はメモリ２の入出力バス２１をポート４，５及び
クリア用バスＺに択一的に接続するためのスイッチであ
る。
ート４，５及びメモリクリア制御部３４のクリア用バス
Ｚに択一的に接続するためのスイッチである。また、Ｓ
Ｗ３２はメモリ２の入出力バス２１をポート４，５及び
クリア用バスＺに択一的に接続するためのスイッチであ
る。
【００１８】バスＳＷ制御部３３は外部の読出し用バス
Ｘに接続されたコントローラ６からの制御線Ｘ１の指示
に従ってＳＷ３１，３２を制御するものであり、またＳ
Ｗ３１，３２の制御状態（接続選択状態）を、制御線Ｙ
１を介して、外部の書込み用バスＹに接続されたコント
ローラ７へ伝達する。
Ｘに接続されたコントローラ６からの制御線Ｘ１の指示
に従ってＳＷ３１，３２を制御するものであり、またＳ
Ｗ３１，３２の制御状態（接続選択状態）を、制御線Ｙ
１を介して、外部の書込み用バスＹに接続されたコント
ローラ７へ伝達する。
【００１９】メモリクリア制御部３４はバスＳＷ制御部
３３からの指示に応答してメモリ１または２の全記憶内
容のクリア制御を自動的に開始するものであり、この
時、バスＳＷ制御部３３に対して、クリア対象のメモリ
の入出力バスに対して、クリア用バスＺが接続される様
に、ＳＷ３１，３２を制御する指示を出すものである。
３３からの指示に応答してメモリ１または２の全記憶内
容のクリア制御を自動的に開始するものであり、この
時、バスＳＷ制御部３３に対して、クリア対象のメモリ
の入出力バスに対して、クリア用バスＺが接続される様
に、ＳＷ３１，３２を制御する指示を出すものである。
【００２０】かかる構成において、本発明の実施例の動
作の詳細を図２のフローチャートを用いて説明する。
今、メモリ１が読出し状態にあるとすると、ＳＷ３１
は、メモリ１の入出力バス１１がポート４の読出し用バ
スＸに接続される様になっており、この時、ＳＷ３２
は、メモリ２の入出力バス２１がポート５の書込み用バ
スＹに接続される様になっており、よってメモリ２は書
込み状態にあるものとする。
作の詳細を図２のフローチャートを用いて説明する。
今、メモリ１が読出し状態にあるとすると、ＳＷ３１
は、メモリ１の入出力バス１１がポート４の読出し用バ
スＸに接続される様になっており、この時、ＳＷ３２
は、メモリ２の入出力バス２１がポート５の書込み用バ
スＹに接続される様になっており、よってメモリ２は書
込み状態にあるものとする。
【００２１】コントローラ６は読出し用バスＸのアドレ
スバス上のアドレスの監視を行っており、最上位アドレ
スが発生された時に、メモリ１の読出し完了、すなわち
メモリ１の一画面分の画像データが全て読出されたこと
を知る。これに応答して（ステップ２０１）、コントロ
ーラ６から制御線Ｘ１を介してバスＳＷ制御部３３へ読
出し完了を通知する。
スバス上のアドレスの監視を行っており、最上位アドレ
スが発生された時に、メモリ１の読出し完了、すなわち
メモリ１の一画面分の画像データが全て読出されたこと
を知る。これに応答して（ステップ２０１）、コントロ
ーラ６から制御線Ｘ１を介してバスＳＷ制御部３３へ読
出し完了を通知する。
【００２２】バスＳＷ制御部３３はこの通知に応答し
て、メモリ１のクリアのためにＳＷ３１に対してクリア
用バスＺを選択する様指示する（ステップ２０２）。同
時に、メモリクリア制御部３４に対してクリア動作の開
始を指示する。これに応答して、メモリクリア制御部３
４は自動的にメモリ１の全ての記憶内容をクリアする
（「０」とする）様動作することになる（ステップ２０
３）。
て、メモリ１のクリアのためにＳＷ３１に対してクリア
用バスＺを選択する様指示する（ステップ２０２）。同
時に、メモリクリア制御部３４に対してクリア動作の開
始を指示する。これに応答して、メモリクリア制御部３
４は自動的にメモリ１の全ての記憶内容をクリアする
（「０」とする）様動作することになる（ステップ２０
３）。
【００２３】このクリア動作が完了すると（ステップ２
０４）、メモリクリア制御部３４はその旨をバスＳＷ制
御部３３へ告知する。これに応答して、バスＳＷ制御部
３３は、メモリ１が書込み側メモリとなる様に、ＳＷ３
１に対してメモリ１の入出力バス１１を書込み用バスＹ
（ポート５）に接続する様制御する（ステップ２０
５）。この時、他方のメモリ２は読出し側メモリとなる
様に、ＳＷ３２はメモリ２の入出力バス２１を読出し用
バスＸ（ポート４）に接続する様に制御されることにな
る。
０４）、メモリクリア制御部３４はその旨をバスＳＷ制
御部３３へ告知する。これに応答して、バスＳＷ制御部
３３は、メモリ１が書込み側メモリとなる様に、ＳＷ３
１に対してメモリ１の入出力バス１１を書込み用バスＹ
（ポート５）に接続する様制御する（ステップ２０
５）。この時、他方のメモリ２は読出し側メモリとなる
様に、ＳＷ３２はメモリ２の入出力バス２１を読出し用
バスＸ（ポート４）に接続する様に制御されることにな
る。
【００２４】このＳＷの状態はバスＳＷ制御部３３から
信号線Ｙ１により、書込み用バスＹを介してコントロー
ラ７へ通知されているので、当該コントローラ７はＳＷ
３１，３２の切替えがあったことを知ることができ、こ
れにより新たなデータの書込みが可能であることを判断
できるのである。
信号線Ｙ１により、書込み用バスＹを介してコントロー
ラ７へ通知されているので、当該コントローラ７はＳＷ
３１，３２の切替えがあったことを知ることができ、こ
れにより新たなデータの書込みが可能であることを判断
できるのである。
【００２５】尚、メモリクリア動作制御は、一般的には
ソフトウェア処理により行われるのが通常であるが、フ
レームメモリの如くメモリ容量が大となった場合には、
このメモリクリア処理だけで時間がとられてしまい、シ
ステム全体の処理速度が低下することになるので、本例
では、メモリクリア制御部３４をソフトウェアとは別に
ハード的に設け、このメモリクリア制御部３４のハード
ウェアにて実現するようにして、高速なクリア処理を達
成し、かつソフトウェアの処理軽減を図っているのであ
る。
ソフトウェア処理により行われるのが通常であるが、フ
レームメモリの如くメモリ容量が大となった場合には、
このメモリクリア処理だけで時間がとられてしまい、シ
ステム全体の処理速度が低下することになるので、本例
では、メモリクリア制御部３４をソフトウェアとは別に
ハード的に設け、このメモリクリア制御部３４のハード
ウェアにて実現するようにして、高速なクリア処理を達
成し、かつソフトウェアの処理軽減を図っているのであ
る。
【００２６】また上述した如く、物理的に個別のメモリ
１，２を設けているので、読出し，書込みが同時に行え
る様になり、同一アドレスの衝突の発生もない。
１，２を設けているので、読出し，書込みが同時に行え
る様になり、同一アドレスの衝突の発生もない。
【００２７】
【発明の効果】以上のべた如く、本発明によれば、１ポ
ート入出力機能を持った大容量メモリを使用してマルチ
ポートメモリを構成でき、読出し，書込みが同時に行
え、また物理的に分けたメモリにより同一アドレスのア
クセスによる衝突がなくなるという効果がある。更に、
メモリクリア部を設けたことで、アドレスバスＸ，デー
タバスＸ，制御線Ｘによるメモリクリアをする必要がな
い。つまり、このバスにＣＰＵのバス線が接続されてい
る時などは、ソフトウェア処理の軽減となる。
ート入出力機能を持った大容量メモリを使用してマルチ
ポートメモリを構成でき、読出し，書込みが同時に行
え、また物理的に分けたメモリにより同一アドレスのア
クセスによる衝突がなくなるという効果がある。更に、
メモリクリア部を設けたことで、アドレスバスＸ，デー
タバスＸ，制御線Ｘによるメモリクリアをする必要がな
い。つまり、このバスにＣＰＵのバス線が接続されてい
る時などは、ソフトウェア処理の軽減となる。
【図１】本発明の実施例のブロック図である。
【図２】図１の実施例の動作を示すフローチャートであ
る。
る。
１，２ メモリ ３ バスＳＷ部 ４，５ ポート ６，７ コントローラ １１，２１ 入出力バス ３１，３２ ＳＷ（スイッチ） ３３ バスＳＷ制御部 ３４ メモリクリア制御部
Claims (7)
- 【請求項１】 第１及び第２のメモリと、外部の読出し
用バスが接続された読出しポートと、外部の書込み用バ
スが接続された書込みポートと、前記読出しポートに前
記第１及び第２のメモリの入出力バスを択一的に接続
し、前記書込みポートに前記第１及び第２のメモリの入
出力バスを択一的に接続するバス接続制御手段とを含む
ことを特徴とするマルチポートメモリ。 - 【請求項２】 前記バス接続制御手段は、前記読出しポ
ートに前記第１及び第２のメモリの入出力バスを択一的
に接続する第１のスイッチ手段と、前記書込みポートに
前記第１及び第２のメモリの入出力バスを択一的に接続
する第２のスイッチ手段と、前記第１のスイッチ手段が
前記第１のメモリの入出力バスを選択接続していると
き、前記第２のスイッチ手段が前記第２のメモリの入出
力バスを選択接続するよう制御するスイッチ制御手段を
有することを特徴とする請求項１記載のマルチポートメ
モリ。 - 【請求項３】 前記バス接続制御手段は前記第１及び第
２のメモリの各記憶内容の全てをクリアするメモリクリ
ア手段を更に有し、前記メモリクリア手段は、前記第１
のスイッチ手段により入出力バスが選択接続されている
方のメモリの記憶内容の全ての読出しが完了したことを
示す外部からの信号に応答して、当該メモリのクリアを
なすよう構成されていることを特徴とする請求項２記載
のマルチポートメモリ。 - 【請求項４】 前記スイッチ制御手段は、前記メモリク
リア動作の完了に応答して前記第１及び第２のスイッチ
手段の接続選択状態を切換え制御するよう構成されてい
ることを特徴とする請求項３記載のマルチポートメモ
リ。 - 【請求項５】 前記スイッチ制御手段は、前記第１及び
第２のスイッチ手段の接続選択状態を外部へ通知する通
知信号を生成するよう構成されていることを特徴とする
請求項２〜４いずれか記載のマルチポートメモリ。 - 【請求項６】 前記第１及び第２のメモリは、アドレス
空間は共に同一アドレス割付けがなされていることを特
徴とする請求項１〜５いずれか記載のマルチポートメモ
リ。 - 【請求項７】 前記第１及び第２のメモリの各々は、一
表示画面に相当する画像情報を記憶可能なメモリである
ことを特徴とする請求項１〜６いずれか記載のマルチポ
ートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300741A JPH10143429A (ja) | 1996-11-13 | 1996-11-13 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300741A JPH10143429A (ja) | 1996-11-13 | 1996-11-13 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143429A true JPH10143429A (ja) | 1998-05-29 |
Family
ID=17888550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8300741A Pending JPH10143429A (ja) | 1996-11-13 | 1996-11-13 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10143429A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015169988A (ja) * | 2014-03-05 | 2015-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1996
- 1996-11-13 JP JP8300741A patent/JPH10143429A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015169988A (ja) * | 2014-03-05 | 2015-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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