JPH10145155A

JPH10145155A - パワーアンプ

Info

Publication number: JPH10145155A
Application number: JP8315659A
Authority: JP
Inventors: Naoyuki Motoki; 直幸本木
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-11-13
Filing date: 1996-11-13
Publication date: 1998-05-29
Anticipated expiration: 2016-11-13
Also published as: JP3733188B2

Abstract

(57)【要約】【課題】ＩＣ化の際に製造プロセスの制限を招くよう
なことがない回路構成を有し、出力歪みがなく、かつ、
消費電力が小さなパワーアンプを提供する。【解決手段】電流出力型の差動増幅器４の非反転出力
端子側の電圧、又は反転出力端子側の電圧は、差動出力
信号の極性に応じて第１又は第２のトランジスタ７，８
を介して演算増幅器５の反転入力端子へ印加され、ボル
テージフォロアが得られるようになっており、差動増幅
器４の何れかの出力側は、所定電圧に保持され、他方の
出力側の信号が出力回路２１によって、増幅出力される
ようになっており、出力回路２１におけるアイドリング
電流が小さくて済み、しかも、出力歪みが少ないパワー
アンプとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるオーディ
オ信号等の低周波信号を電力増幅するためのパワーアン
プに係り、特に、回路の低消費電力化を図ったものに関
する。

【０００２】

【従来の技術】従来、この種々の回路としては、例え
ば、図５に示されたようなものが公知・周知となってい
る。すなわち、同図を参照しつつこの従来のパワーアン
プについて説明すれば、まず、このパワーアンプは、差
動出力端子を有する差動増幅器Ａｍｐ１と、この差動増
幅器Ａｍｐ１のそれぞれの差動出力信号を増幅するため
のトランジスタＱ１〜Ｑ４を用いてなる増幅回路とを具
備してなるものである。差動増幅器Ａｍｐ１の反転入力
端子（−ＩＮ）と非反転入力端子（＋ＩＮ）とには同一
振幅の信号が、それぞれ印加され、出力側には、入力信
号が反転増幅された反転出力信号と、入力信号が非反転
増幅された非反転出力信号との２つの差動出力信号がそ
れぞれ得られるようになっいる。

【０００３】そして、２つの差動出力信号の内、一方
は、トランジスタＱ２のベースに印加され、このトラン
ジスタＱ２により増幅され、このトランジスタＱ２のコ
レクタ側に接続されるトランジスタＱ５，Ｑ６からなる
いわゆるカレントミラー回路を介して、出力端子に増幅
出力されるようになっている。また、差動増幅回路Ａｍ
ｐ１の２つの差動出力信号の内、他方は、トランジスタ
Ｑ４のベースに印加され、このトランジスタＱ４により
増幅されて出力端子に出力されるようになっている。

【０００４】

【発明が解決しようとする課題】とろこで、上述のよう
な回路において、差動増幅器Ａｍｐ１の出力電圧利得
は、トランジスタＱ２のバイアスを決定する抵抗であっ
て、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗
Ｒ１及びトランジスタＱ４のバイアスを決定する抵抗で
あって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる
抵抗Ｒ２のそれぞれの大きさで定まることとなるが、電
圧利得を大とする観点からは、これら抵抗Ｒ１，Ｒ２の
値を大とすればよいが、トランジスタＱ２，Ｑ４のバイ
アスを適切なものとする観点からは、あまりその値を大
とすることはできす、結局、差動増幅器Ａｍｐ１の電圧
利得を充分大きなものとすることはできない。したがっ
て、最終出力として大きな電圧利得を得ようとすると、
後段側に複数の増幅回路を設ける必要が生じ、いわゆる
ゲインステージの増加を招くこととなる。換言すれば、
素子数の増加を招くこととなり、このことは、信号位相
の回転の増加を意味し、回路の不安定さを生む要因とな
る。

【０００５】また、上述の構成の場合、差動増幅器Ａｍ
ｐ１の出力段の飽和防止のために、順方向電圧の低いシ
ョットキーダイオードＤ１，Ｄ２が必要となる。これ
は、差動増幅器Ａｍｐ１の最終出力段の回路構成に起因
するものである。すなわち、差動増幅器Ａｍｐ１の最終
出力段は、例えばｐｎｐ型トランジスタのエミッタを電
源側に、ｎｐｎ型トランジスタのエミッタをアース側
に、それぞれ接続すると共に、相互のコレクタを接続
し、この接続点を出力端子とするような構成となってい
る。このような構成の場合、ｎｐｎ型トランジスタが完
全に飽和状態、すなわち、コレクタ・エミッタ間のいわ
ゆるＶCEが零となると、このｎｐｎ型トランジスタがこ
のような状態から非導通状態へ復帰する際の動作スピー
ドが低下するばかりか、その出力波形の歪み等を生ずる
こととなる。そこで、先のショットキーダイオードＤ
１，Ｄ２が差動増幅器Ａｍｐ１の出力端に接続されるこ
とで、この出力点の電圧、すなわち、上述したような最
終出力段のｎｐｎ型トランジスタの導通時におけるＶCE
が、少なくともショットキーダイオードの順方向電圧に
保持され、完全に飽和状態となることが防止されること
となり、上述のような不都合が回避されるようになって
いる。

【０００６】しかしながら、特に、上述の回路をＩＣ化
するような場合には、このようなショットキーダイオー
ドを必要とするものにあっては、製造プロセスの制限を
招き、それに伴う製造費用の増加による高価格化を生ず
る結果となる。さらに、上述した従来回路においては、
差動増幅器の出力電圧利得が充分でないため、出力トラ
ンジスタＱ４，Ｑ６の立ち上がりが緩慢なものとなり、
そのため、Ｂ級アンプに特有の出力トランジスタのベー
ス・エミッタ電圧ＶBEに起因する出力歪みが大となる。
この出力歪みを抑圧するためには、出力トランジスタ
に、数ｍＡのいわゆるアイドリング電流を入力信号がな
い場合にも流す必要があり、回路全体の消費電力の増大
を招くこととなる。

【０００７】本発明は、上記実状に鑑みてなされたもの
で、ＩＣ化の際に製造プロセスの制限を招くようなこと
がない回路構成を有し、消費電力が小さなパワーアンプ
を提供するものである。また、本発明の他の目的は、出
力歪みを改善するために出力段のトランジスタに大きな
アイドリング電流を流す必要がなく、しかも、出力歪み
の小さなパワーアンプを提供することにある。さらに、
本発明の他の目的は、いわゆるゲインステージの増加を
要することなく電力増幅が可能で、かつ、消費電力が小
さくて済むパワーアンプを提供することにある。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
るパワーアンプは、入力信号に対して２つの差動出力信
号を出力する差動増幅回路と、前記差動増幅回路の２つ
の差動出力信号をそれぞれ増幅して出力する出力回路
と、前記差動増幅回路の差動出力信号の極性に応じて前
記差動増幅回路の２つの差動出力信号が出力される一方
の出力端子側の電圧を所定電圧に保持する電圧保持回路
と、を具備してなるものである。

【０００９】かかる構成においては、差動増幅回路は、
いわゆる電流出力型のものが好適である。このため、差
動増幅回路側からのみた入力インピーダンスを高くする
ことができ、大きな利得が得易いものとなる。また、こ
の差動増幅回路の２つの差動出力信号の極性に応じて、
その何れか一方の出力端子側の電圧が、電圧保持回路に
より所定の電圧に保持されることとなるため、従来と異
なり、出力回路の前段回路の出力電圧飽和防止のために
順方向電圧の小さな、例えばショットキーダイオードの
ようなものを設けるような回路構成を採る必要がなく、
そのため、特に、パワーアンプ全体をＩＣ化するような
場合に、従来のような製造プロセス上の制限がなくなる
ものである。

【００１０】特に、差動増幅回路は、差動出力信号を出
力する電流出力型の差動増幅器を用いてなるものである
一方、出力回路は、差動増幅回路の非反転出力信号を増
幅する電流出力型の第１の出力用増幅器と、前記第１の
出力用増幅器の出力電流の向きを反転して出力端子に出
力するカレントミラー回路と、差動増幅回路の反転出力
信号を増幅して出力端子に出力する電流出力型の第２の
出力用増幅器と、を具備してなるものが好適である。ま
た、電圧保持回路は、所定電圧が一方の入力端子に印加
された演算増幅器と、差動増幅回路の差動出力信号端子
の何れか一方を、差動出力信号の極性に応じて選択的に
前記演算増幅器の他方の入力端子に接続状態とするスイ
ッチング素子と、を具備してなると共に、前記演算増幅
器の出力信号が、前記スイッチング素子を介して前記演
算増幅器の他方の入力端子へ帰還されるよう構成されて
なるものが好適である。

【００１１】かかる構成においては、電流出力型の差動
増幅器の入力側からみた入力インピーダンスを高くする
ことができ、大きな利得が得易いものとなる。また、こ
の差動増幅器の２つの差動出力信号の極性に応じて、電
圧保持回路のスイッチング素子の動作により、その何れ
か一方の出力端子側の電圧が、電圧保持回路の演算増幅
器の他方の入力端子へ印加され、演算増幅器の一方の入
力端子の所定電圧との差動増幅がなされ、しかも、演算
増幅器の出力が、先のスイッチング素子へ戻されること
で、いわゆるボルテージフォロア動作を得ることがで
き、差動増幅器の何れか一方の出力側は、所定電圧に保
持されるようになっている。したがって、従来と異な
り、出力回路の前段回路の出力電圧飽和防止のために順
方向電圧の小さな素子、例えばショットキーダイオード
のようなものを設けるような回路構成を採る必要がな
く、そのため、特に、パワーアンプ全体をＩＣ化するよ
うな場合に、従来のような製造プロセス上の制限がなく
なるものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。まず、図１を参照しつつ本発明の実施の形
態におけるパワーアンプの基本構成について説明する。
このパワーアンプは、差動増幅回路１と、ボルテージフ
ォロア回路２と、出力回路３と、に大別されてなるもの
である。差動増幅回路１は、例えば、公知・周知の電流
出力型の差動増幅器４を用いて構成されてなるもので、
２つの差動出力が得られるようになっているものであ
る。この差動増幅回路１の２つの出力信号は、それぞれ
後述するボルテージフォロア回路２及び出力回路３に印
加されるようになっている。電圧保持回路としてのボル
テージフォロア回路２は、演算増幅器５と、バッファ６
ａ，６ｂと、第１乃至第３のトランジスタ７〜９とを主
たる構成要素として構成されたものとなっている。

【００１３】すなわち、演算増幅器５の非反転入力端子
には、互いのエミッタと互いのコレクタとがそれぞれ接
続されて並列接続状態にあるｐｎｐ型の第１及び第２の
トランジスタ（図１においては、それぞれ「Ｑ１」、
「Ｑ２」と表記）７，８のコレクタが接続され、演算増
幅器５の反転入力端子には、ｐｎｐ型の第３のトランジ
スタ（図１においては「Ｑ３」と表記）９のコレクタが
接続されている。これら第１乃至第３のトランジスタ７
〜９のエミッタは、第１の定電流源１５に接続される一
方、第１のトランジスタ７のベースは、差動増幅器４の
反転出力端子（図１において「−」符号の付された側の
出力端子）に、第２のトランジスタ８のベースは、差動
増幅器４の非反転出力端子（図１においては「＋」符号
の付された側の出力端子）に、それぞれ接続されると共
に、第３のトランジスタ９のベースには、所定のバイア
ス電圧Ｖｂが印加されるようになっている。

【００１４】また、演算増幅器５の出力端子には、２つ
のバッファ６ａ，６ｂが接続されて、出力信号が２つに
分岐されるようになっており、一方のバッファ６ａの出
力端子は、差動増幅器４の反転出力端子と共に、出力回
路３を構成する第１の出力用増幅器１９に、他方のバッ
ファ６ｂの出力端子は、差動増幅器４の非反転出力端子
と共に、出力回路３を構成する第２の出力用増幅器２０
に、それぞれ接続されている。そして、結局、第１又は
第２のトランジスタ７，８を介して演算増幅器５の非反
転入力端子に電圧が印加され、また、第３のトランジス
タ９を介して反転入力端子に印加され、演算増幅された
出力信号が、バッファ６ａ，６ｂを介して、第１乃至第
３のトランジスタ７〜９のベース側にフィードバックさ
れることで、この第１乃至第３のトランジスタ７〜９、
演算増幅器５及びバッファ６ａ，６ｂからなる回路は、
全体としてはいわゆるボルテージフォロアとして動作す
るようになっている（詳細は後述）。

【００１５】出力回路３は、反転増幅を行う第１及び第
２の出力用増幅器１９，２０とカレントミラー回路２１
とを有して構成されている。第１及び第２の出力用増幅
器１９，２０は、例えば、電流出力型の演算増幅器を用
いてなるものである。第１の出力用増幅器１９の出力信
号は、このパワーアンプの出力端子２２に直接出力され
るようになっている一方、第２の出力用増幅器２０の出
力信号は、カレントミラー回路２１を介して反転された
後、出力端子２２に印加されるようになっており、この
出力端子２２には、１８０度の位相差を有する２つの信
号が得られるようになっている。

【００１６】次に、上記構成におけるパワーアンプの動
作について説明する。まず、差動増幅器４の反転入力端
子及び非反転入力端子に入力された信号が、正の半周期
にある場合、非反転出力端子には、差動増幅器４が有す
る増幅度で増幅された入力信号に対応する正の半周期の
信号が、反転出力端子には、差動増幅器４が有する増幅
度で反転増幅された入力信号に対応する負の半周期の信
号が、それぞれ出力されることとなる。そして、第１の
トランジスタ７のベース電圧は負極側に増大するため、
第１のトランジスタ７は動作状態となり、第１のトラン
ジスタ７を介して差動増幅器４の反転出力端子側の電圧
が演算増幅器５の非反転入力端子に印加されることとな
る一方、第２のトランジスタ８のベース電圧は、正極側
に増大するため、第２のトランジスタ８は非動作状態と
なる。

【００１７】ところで、演算増幅器５の反転入力端子に
は、第３のトランジスタ９を介してバイアス電圧Ｖｂが
印加され、しかも、この演算増幅器５の出力は、バッフ
ァ６ａを介して第１のトランジスタ７のベースにフィー
ドバックされるため、演算増幅器５を中心としたこの回
路部分は、いわゆるボルテージフォロアとして作用する
こととなる。この結果、第１のトランジスタ７のベース
側、すなわち、差動増幅器４の反転出力端子側は、略バ
イアス電圧Ｖｂに保持されることとなる。一方、差動増
幅器４の非反転出力端子側は、反転出力端子側と異な
り、バイアス電圧Ｖｂには保持されないため、非反転出
力信号が出力回路３の第２の出力用増幅器２０に印加さ
れることとなる。したがって、出力回路３の第１の出力
用増幅器１９の入力段は、バイアス電圧Ｖｂに保持され
た状態であるため、その出力側には、一定の電流が流れ
るだけであるが、第２の出力用増幅器２０には、差動増
幅器４の非反転出力信号が印加されることから、第２の
出力用増幅器２０の出力側には、その非反転出力信号が
反転増幅された信号が出力されることとなる。そして、
この第２の出力用増幅器２０の出力信号は、カレントミ
ラー回路２１によってその電流の方向が変えられて出力
端子２２に出力されることとなる。すなわち、入力信号
と同様の正の半周期の増幅信号が出力端子２２に得られ
ることとなる。

【００１８】一方、差動増幅器４の入力信号として負の
半周期が入力された場合は、差動増幅器４の非反転出力
端子には、差動増幅器４が有する増幅度で増幅された入
力信号に対応する負の半周期の信号が、反転出力端子に
は、差動増幅器４が有する増幅度で反転増幅された入力
信号に対応する正の半周期の信号が、それぞれ出力され
ることとなる。そして、この場合には、先に説明した入
力信号が正の半周期の場合とは逆に、第１のトランジス
タ７のベースには正電圧が、第２のトランジスタ８のベ
ースには負電圧が、それぞれ印加されることとなり、第
１のトランジスタ７が非動作状態となる一方、第２のト
ランジスタ８が動作状態となる。このため、第２のトラ
ンジスタ８のベース側、すなわち、差動増幅器４の非反
転出力端子側は、バイアス電圧Ｖｂに保持される一方、
第１のトランジスタ７のベース側、すなわち、差動増幅
器４の反転出力端子側には、差動増幅器４への入力信号
が反転増幅されたものに対応する電圧変化が生ずること
となる。したがって、差動増幅器４からの反転出力信号
が出力回路３の第１の出力用増幅器１９によって反転増
幅され、出力端子２２に出力される結果、出力端子２２
には、入力信号に対応した負の半周期の信号が得られる
こととなる。このパワーアンプにおいては、上述したよ
うに、差動増幅器４の出力側が所定のバイアス電圧Ｖｂ
にクランプされるため、従来のように、この差動増幅器
４の出力の飽和を防止する観点から、差動増幅器４の出
力側に、順方向電圧の低いショットキーダイオードを設
ける必要がないものとなっている。

【００１９】次に、より具体的な回路構成例について、
図２を参照しつつ説明することとする。なお、図１に示
された基本回路例における構成要素と同一のものについ
ては、同一の符号を付してその詳細な説明を省略し、以
下の説明においては、異なる点を中心に説明することと
する。最初に、回路構成について説明すれば、このパワ
ーアンプは、差動増幅回路１と、ボルテージフォロア回
路２と、出力回路３と、に大別されてなる点は、図１に
示されたものと同様のものである。差動増幅回路１は、
図１に示された回路同様、電流出力型の差動増幅器４を
用いて構成されてなるものである。

【００２０】ボルテージフォロア回路２は、演算増幅器
５の入力段に、第１乃至第３のトランジスタ７〜９が接
続される点は、先の図１に示された回路例と同様である
が、演算増幅器５の反転及び非反転入力端子との接続が
先の場合と丁度逆になっている。すなわち、第１乃至第
３のトランジスタ７〜９のエミッタが相互に接続され
て、第１の定電流源１５に接続される点は変わらない
が、第１及び第２のトランジスタ７，８のコレクタは、
共に演算増幅器５の反転入力端子に、第３のトランジス
タ９のコレクタは、非反転入力端子に、それぞれ接続さ
れている。

【００２１】また、バアイス電圧Ｖｂを発生するため
に、電源電圧Ｖccとアースとの間に、第２の定電流源１
６と、いわゆるダイオード接続された第６のトランジス
タ（図２において「Ｑ６」と表記）１２とが直列接続さ
れている。すなわち、ｎｐｎ型の第６のトランジスタ１
２は、ベースとコレクタとが相互に接続されると共に、
第３のトランジスタ９のベース及び第２の定電流源１６
に接続される一方、エミッタはアースに接続されてお
り、ダイオード接続された第６のトランジスタ１２に第
２の定電流源１６による定電流Ｉ2が供給されることに
よって生ずる定電圧が、バアイス電圧Ｖｂとして第３の
トランジスタ９のベースに印加されるようになってい
る。

【００２２】さらに、一方のバッファ６ａは、ｐｎｐ型
の第５のトランジスタ（図２においては「Ｑ５」と表
記）１１及び第４の定電流源１８により、他方のバッフ
ァ６ｂは、ｐｎｐ型の第４のトランジスタ（図２におい
ては「Ｑ４」と表記）１０及び第３の定電流源１７によ
り、それぞれ構成されたものとなっている。具体的に
は、第４のトランジスタ１０及び第５のトランジスタ１
１の各々のエミッタには、電源電圧Ｖccが印加されるよ
うになっており、第４のトランジスタ１０のコレクタ
は、第３の定電流源１７へ接続されると共に、差動増幅
器４の非反転出力端子及び第１のトランジスタ７のベー
スに接続され、この接続点は、さらに、出力回路３を構
成する第７のトランジスタ（図２においては「Ｑ７」と
表記）１３のベースに接続されている。また、第５のト
ランジスタ１１のコレクタは、第４の定電流源１８へ接
続されると共に、差動増幅器４の反転出力端子及び第２
のトランジスタ８のベースに接続され、この接続点は、
さらに、出力回路３を構成する第８のトランジスタ（図
２においては「Ｑ８」と表記）１４のベースに接続され
ている。そして、第４のトランジスタ１０及び第５のト
ランジスタ１１の各々のベースは、演算増幅器５の出力
端子に接続されており、この第４又は第５のトランジス
タ１０，１１及び第１のトランジスタ７又は第２のトラ
ンジスタ８を介して、演算増幅器５の出力信号が、その
入力側にフィードバックされて、いわゆるボルテージフ
ォロア動作が得られるようになっている。

【００２３】出力回路３は、差動増幅器４の非反転出力
信号に対して増幅作用を行うｎｐｎ型の第７のトランジ
スタ１３と、この第７のトランジスタ１３の出力電流の
方向を反転するためのｐｎｐ型の第９及び第１０のトラ
ンジスタ（図２においてはそれぞれ「Ｑ９」、「Ｑ１
０」と表記）１５，１６からなるカレントミラー回路２
１と、差動増幅器４の反転出力信号に対して増幅作用を
行うｎｐｎ型の第８のトランジスタ１４とを具備してな
るものである。すなわち、第７のトランジスタ１３のベ
ースには、既に述べたように、差動増幅器４の非反転出
力信号が印加されるようになっている一方、そのコレク
タは、第９のトランジスタ１５のコレクタに接続されお
り、エミッタは、アースに接続されるようになってい
る。また、第８のトランジスタ１４のベースには、既に
述べたように、差動増幅器４の反転出力信号が印加され
るようになっている一方、そのコレクタは、出力端子２
２に接続され、エミッタは、アースに接続されるように
なっている。カレントミラー回路２１は、第９及び第１
０のトランジスタ１５，１６からなり、この第９及び第
１０のトランジスタ１５，１６の各々のエミッタには電
源電圧Ｖccが印加されるようになっている一方、第９及
び第１０のトランジスタ１５，１６のベースが相互に接
続されると共に、第９のトランジスタ１５のベースとコ
レクタとが相互に接続されて、第９のトランジスタ１５
はいわゆるダイオード接続となっている。そして、第１
０のトランジスタ１６のコレクタは、出力端子２２に接
続されており、この出力端子２２を介して、第１０のト
ランジスタ１６のコレクタと第８のトランジスタ１４の
コレクタとが接続されるようになっている。

【００２４】次に、上記構成における動作について説明
する。まず、差動増幅器４の反転入力端子及び非反転入
力端子に入力された信号が、正の半周期にある場合、非
反転出力端子には、差動増幅器４が有する増幅度で増幅
された入力信号に対応する正の半周期の信号が、反転出
力端子には、差動増幅器４が有する増幅度で反転増幅さ
れた入力信号に対応する負の半周期の信号が、それぞれ
出力されることとなる。そして、第１のトランジスタ７
のベース電圧は正極側に増大するため、第１のトランジ
スタ７は非動作状態となる一方、第２のトランジスタ８
のベース電圧は、負極側に増大するため、第２のトラン
ジスタ８は動作状態となり、この第２のトランジスタ８
を介してＣ点（図２参照）、すなわち、差動増幅器４の
反転出力端子と、第５のトランジスタ１１のコレクタ
と、第２のトランジスタ８のベースとの接続点における
電圧が演算増幅器５の反転入力端子に印加されることと
なる。

【００２５】ところで、演算増幅器５の非反転入力端子
には、第３のトランジスタ９を介して、この第３のトラ
ンジスタ９のベースと、第２の定電流源１６と、第６の
トランジスタ１２のコレクタ及びベースとの接続点であ
るＡ点に生ずる定電圧がバイアス電圧Ｖｂとして印加さ
れる。しかも、この演算増幅器５の出力は、第５のトラ
ンジスタ１１を介して第２のトランジスタ８のベースに
フィードバックされるため、演算増幅器５を中心とした
この回路部分は、いわゆるボルテージフォロアとして作
用することとなる。この結果、先のＣ点は、Ａ点の電圧
に保持、すなわち、略バイアス電圧Ｖｂに保持されるこ
ととなる。一方、差動増幅器４の非反転出力端子側、す
なわち、差動増幅器４の非反転出力端子と、第４のトラ
ンジスタ１０のコレクタと、第３の定電流源１７と、第
１のトランジスタ７のベースとの接続点であるＢ点の電
位は、Ｃ点と異なり、バイアス電圧Ｖｂには保持されな
いため、非反転出力信号が出力回路３の第７のトランジ
スタ１３のベースに印加されることとなる。

【００２６】したがって、出力回路３の第８のトランジ
スタ１４のベース電圧は、バイアス電圧Ｖｂに保持され
た状態であるため、第８のトランジスタ１４は定電流源
として作用することとなり、その出力側には、一定の電
流が流れる。これに対して、第７のトランジスタ１３
は、アンプとして作用し、そのコレクタ側には、差動増
幅器４の非反転出力信号が増幅された電流が流れること
となり、この電流がカレントミラー回路２１によって、
その電流の向きが反転される結果、出力端子２２から図
示されいな外部の負荷へ向かって第７のトランジスタ１
３のコレクタ電流に対応する大きさの電流が流れ出るこ
ととなる。換言すれば、入力信号と同様の正の半周期の
増幅信号が出力端子２２から得られることとなる。

【００２７】一方、差動増幅器４の入力信号として負の
半周期が入力された場合は、差動増幅器４の非反転出力
端子には、差動増幅器４が有する増幅度で増幅された入
力信号に対応する負の半周期の信号が、反転出力端子に
は、差動増幅器４が有する増幅度で反転増幅された入力
信号に対応する正の半周期の信号が、それぞれ出力され
ることとなる。そして、この場合には、先に説明した入
力信号が正の半周期の場合とは逆に、第２のトランジス
タ８のベースには正電圧が、第１のトランジスタ７のベ
ースには負電圧が、それぞれ印加されることとなり、第
２のトランジスタ８が非動作状態となる一方、第１のト
ランジスタ７が動作状態となる。このため、第１のトラ
ンジスタ７のベース側、すなわちＢ点がバイアス電圧Ｖ
ｂに保持される一方、第２のトランジスタ８のベース
側、すなわちＣ点には、差動増幅器４の反転出力信号に
応じた電圧変化が生ずることとなる。したがって、この
場合には、差動増幅器４の反転出力信号は、第８のトラ
ンジスタ１４の増幅を受けて、出力端子２２に入力信号
に対応した負の半周期の信号として出力されることとな
る。一方、第７のトランジスタ１３は、定電流源として
作用して、そのコレクタ側には一定の電流が流れること
となる。

【００２８】ところで、上記構成におけるパワーアンプ
において、差動増幅器４への入力信号が無い場合、すな
わち、無信号時における出力回路３におけるいわゆるア
イドリング電流は、次述するようなものとなる。まず、
無信号時において、第６のトランジスタ１２と第７のト
ランジスタ１３をいわゆるカレントミラー回路を構成す
るいわゆるカレントペアととらえることができ、また、
第６のトランジスタ１２と第８のトランジスタ１４も同
様にカレントぺアととらえられる。第６のトランジスタ
１２には、第２の定電流源１６による定電流Ｉ2が常時
流れ、無信号時には、この電流Ｉ2がカレントペアであ
る第７及び第８のトランジスタ１３，１４に、それぞれ
各トランジスタの面積比に応じて分配され、この電流が
出力段におけるアイドリング電流Ｉ₀となる。したがっ
て、アイドリング電流Ｉ₀は、下記する式で表すことが
できる。

【００２９】Ｉ₀＝Ｉ2（Ａ_Q6／２Ａ_Q7）または、

【００３０】Ｉ₀＝Ｉ2（Ａ_Q6／２Ａ_Q8）となる。

【００３１】ここで、Ａ_Q6は、第６のトランジスタ１２
の面積を、Ａ_Q7は、第７のトランジスタ１３の面積を、
Ａ_Q8は、第８のトランジスタ１４の面積を、それぞれ表
すものである。したがって、第６乃至第８のトランジス
タ１２〜１４の面積を適宜に選択することにより、従来
と異なり、アイドリング電流を確実に必要最小限の大き
さに設定することが容易にでき、そのため、消費電力の
低減が図れることとなるものである。

【００３２】図３には、本発明に係るパワーアンプにお
ける出力特性のシュミレーション結果が、図４には従来
回路における出力特性のシュミレーション結果が、それ
ぞれ示されており、以下、この出力特性について説明す
る。本発明に係るパワーアンプでは、出力トランジスタ
（第７及び第８のトランジスタ１３，１４）へのバイア
スが、従来回路に比して大きく確保できるため、出力ト
ランジスタの立ち上がリは、従来（図４（ｂ）参照）に
比して急峻となっている（図３（ｂ）参照）。このた
め、従来と異なり、出力トランジスタの立ち上がりを急
峻にするために多くのアイドリング電流を流す必要がな
い。なお、図３及び図４において、Ｑaは上述したＱ１
０に対応するシュミレーション時の出力トランジスタ
を、Ｑbは上述したＱ８に対応するシュミレーション時
の出力トランジスタを、それぞれ意味する。

【００３３】上述した発明の実施の形態におけるトラン
ジスタの種類は、あくまでも一例であり、ｐｎｐ型をｎ
ｐｎ型に、ｎｐｎ型をｐｎｐ型に、それぞれ代えても同
様に実現できることは勿論であり、さらには、例えば、
電界効果トランジスタ（ＦＥＴ）等のバイポーラ以外の
トランジスタを用いてもよいものである。

【００３４】

【発明の効果】以上、述べたように、本発明によれば、
極力少ない増幅段で大きな利得が得られ、しかも、出力
電流の立ち上がりがよく、消費電力が比較的少なくて済
むような構成とすることにより、従来と異なり、差動増
幅回路の出力飽和防止のために、ショットキーダイオー
ドのような順方向電圧の低いダイオードを設けることな
く、飽和防止がなされるため、ＩＣ化の際に製造プロセ
スの制限を招くようなことがなく、ＩＣ化に適したパワ
ーアンプを提供することができる。また、特に、電流出
力型の回路を用いることにより、入力インピーダンスを
容易に大きく採ることができるので、従来と異なり、い
わゆるゲインステージの増加を要することなく電力増幅
が可能である。さらに、出力回路へ印加される被増幅信
号を従来に比して容易に大とすることができるため、従
来と異なり、出力電流の立ち上がりが急峻な出力歪みの
少ない出力信号を得ることができ、しかも、そのため
に、出力回路におけるいわゆるアイドリング電流が小さ
くて済み、消費電力の低減を図ることができるものであ
る。またさらに、回路中のトランジスタの飽和防止のた
め、ショットキーダイオードを設け、このダイオードと
トランジスタが電源とアースとの間で直列接続状態とな
るような従来のような回路構成を必要としないため、電
源電圧を従来に比して小さくでき、装置の小型化に寄与
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における第１の例としての
パワーアンプの基本構成例を示す構成図である。

【図２】本発明の実施の形態における第２の例としての
パワーアンプの具体的回路例を示す回路図である。

【図３】本発明のパワーアンプにおける出力特性のシュ
ミレーション結果の例を示す特性線図であり、図３
（ａ）は出力電圧特性を、図３（ｂ）は出力電流特性を
示す特性線図である。

【図４】従来の回路における出力特性のシュミレーショ
ン結果の例を示す特性線図であり、図４（ａ）は出力電
圧特性を、図４（ｂ）は出力電流特性を示す特性線図で
ある。

【図５】従来パワーアンプの回路例を示す回路図であ
る。

【符号の説明】

１…差動増幅回路２…ボルテージフォロア回路３…出力回路４…差動増幅器７…第１のトランジスタ８…第２のトランジスタ９…第３のトランジスタ１３…第７のトランジスタ１４…第８のトランジスタ１９…第１の出力用増幅器２０…第２の出力用増幅器２１…カレントミラー回路

Claims

【特許請求の範囲】

【請求項１】入力信号に対して２つの差動出力信号を
出力する差動増幅回路と、前記差動増幅回路の２つの差動出力信号をそれぞれ増幅
して出力する出力回路と、前記差動増幅回路の差動出力信号の極性に応じて前記差
動増幅回路の２つの差動出力信号が出力される一方の出
力端子側の電圧を所定電圧に保持する電圧保持回路と、を具備してなることを特徴とするパワーアンプ。
【請求項２】差動増幅回路は、差動出力信号を出力す
る電流出力型の差動増幅器を用いてなるものである一
方、出力回路は、差動増幅回路の非反転出力信号を増幅する
電流出力型の第１の出力用増幅器と、前記第１の出力用増幅器の出力電流の向きを反転して出
力端子に出力するカレントミラー回路と、差動増幅回路の反転出力信号を増幅して出力端子に出力
する電流出力型の第２の出力用増幅器と、を具備してなることを特徴とする請求項１記載のパワー
アンプ。
【請求項３】電圧保持回路は、所定電圧が一方の入力
端子に印加された演算増幅器と、差動増幅回路の差動出力信号端子の何れか一方を、差動
出力信号の極性に応じて選択的に前記演算増幅器の他方
の入力端子に接続状態とするスイッチング素子と、を具
備してなると共に、前記演算増幅器の出力信号が、前記スイッチング素子を
介して前記演算増幅器の他方の入力端子へ帰還されるよ
う構成されてなることを特徴とする請求項２記載のパワ
ーアンプ。
【請求項４】スイッチング素子は、２つのｐｎｐ型ト
ランジスタを用いてなり、この２つのｐｎｐ型トランジ
スタのエミッタ同士は相互に接続されると共に定電流源
に接続される一方、コレクタ同士は相互に接続されると
共に演算増幅器の他方の入力端子に接続され、前記２つ
のｐｎｐ型トランジスタの内、一方のトランジスタのベ
ースは、差動増幅回路の一方の差動出力信号端子に、他
方のトランジスタのベースは、差動増幅回路の他方の差
動出力信号端子に、それぞれ接続されてなることを特徴
とする請求項３記載のパワーアンプ。
【請求項５】ｐｎｐ型トランジスタに代えてｎｐｎ型
トランジスタを用いてなることを特徴とする請求項４記
載のパワーアンプ。
【請求項６】ｐｎｐ型トランジスタに代えて電界効果
トランジスタを用いてなることを特徴とする請求項４記
載のパワーアンプ。