JPH10145155A - Power amplifier - Google Patents
Power amplifierInfo
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- JPH10145155A JPH10145155A JP8315659A JP31565996A JPH10145155A JP H10145155 A JPH10145155 A JP H10145155A JP 8315659 A JP8315659 A JP 8315659A JP 31565996 A JP31565996 A JP 31565996A JP H10145155 A JPH10145155 A JP H10145155A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、いわゆるオーディ
オ信号等の低周波信号を電力増幅するためのパワーアン
プに係り、特に、回路の低消費電力化を図ったものに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power amplifier for amplifying a low-frequency signal such as a so-called audio signal by power, and more particularly to a circuit for reducing power consumption of a circuit.
【０００２】[0002]
【従来の技術】従来、この種々の回路としては、例え
ば、図５に示されたようなものが公知・周知となってい
る。すなわち、同図を参照しつつこの従来のパワーアン
プについて説明すれば、まず、このパワーアンプは、差
動出力端子を有する差動増幅器Ａｍｐ１と、この差動増
幅器Ａｍｐ１のそれぞれの差動出力信号を増幅するため
のトランジスタＱ１〜Ｑ４を用いてなる増幅回路とを具
備してなるものである。差動増幅器Ａｍｐ１の反転入力
端子（−ＩＮ）と非反転入力端子（＋ＩＮ）とには同一
振幅の信号が、それぞれ印加され、出力側には、入力信
号が反転増幅された反転出力信号と、入力信号が非反転
増幅された非反転出力信号との２つの差動出力信号がそ
れぞれ得られるようになっいる。2. Description of the Related Art Conventionally, as various circuits, for example, those shown in FIG. In other words, the conventional power amplifier will be described with reference to the drawing. First, this power amplifier outputs a differential amplifier Amp1 having a differential output terminal and each differential output signal of the differential amplifier Amp1. And an amplifier circuit using transistors Q1 to Q4 for amplification. A signal having the same amplitude is applied to the inverting input terminal (-IN) and the non-inverting input terminal (+ IN) of the differential amplifier Amp1, and an inverted output signal obtained by inverting and amplifying the input signal is output to the output side. Two differential output signals with a non-inverted output signal obtained by non-inverted amplification of the input signal are obtained.
【０００３】そして、２つの差動出力信号の内、一方
は、トランジスタＱ２のベースに印加され、このトラン
ジスタＱ２により増幅され、このトランジスタＱ２のコ
レクタ側に接続されるトランジスタＱ５，Ｑ６からなる
いわゆるカレントミラー回路を介して、出力端子に増幅
出力されるようになっている。また、差動増幅回路Ａｍ
ｐ１の２つの差動出力信号の内、他方は、トランジスタ
Ｑ４のベースに印加され、このトランジスタＱ４により
増幅されて出力端子に出力されるようになっている。One of the two differential output signals is applied to the base of a transistor Q2, amplified by the transistor Q2, and is a so-called current consisting of transistors Q5 and Q6 connected to the collector of the transistor Q2. The signal is amplified and output to an output terminal via a mirror circuit. Further, the differential amplifier circuit Am
The other of the two differential output signals p1 is applied to the base of the transistor Q4, amplified by the transistor Q4, and output to the output terminal.
【０００４】[0004]
【発明が解決しようとする課題】とろこで、上述のよう
な回路において、差動増幅器Ａｍｐ１の出力電圧利得
は、トランジスタＱ２のバイアスを決定する抵抗であっ
て、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗
Ｒ１及びトランジスタＱ４のバイアスを決定する抵抗で
あって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる
抵抗Ｒ２のそれぞれの大きさで定まることとなるが、電
圧利得を大とする観点からは、これら抵抗Ｒ１，Ｒ２の
値を大とすればよいが、トランジスタＱ２，Ｑ４のバイ
アスを適切なものとする観点からは、あまりその値を大
とすることはできす、結局、差動増幅器Ａｍｐ１の電圧
利得を充分大きなものとすることはできない。したがっ
て、最終出力として大きな電圧利得を得ようとすると、
後段側に複数の増幅回路を設ける必要が生じ、いわゆる
ゲインステージの増加を招くこととなる。換言すれば、
素子数の増加を招くこととなり、このことは、信号位相
の回転の増加を意味し、回路の不安定さを生む要因とな
る。In the circuit described above, the output voltage gain of the differential amplifier Amp1 is a resistance that determines the bias of the transistor Q2, and at the same time, the load resistance of the differential amplifier Amp1. The resistor R1 and the resistor R2 which determine the bias of the transistor Q4 are also determined by the respective sizes of the resistor R2 which also serves as the load resistance of the differential amplifier Amp1, but from the viewpoint of increasing the voltage gain, It is sufficient to increase the values of the resistors R1 and R2, but from the viewpoint of making the biases of the transistors Q2 and Q4 appropriate, the values can be increased too much. Cannot be made sufficiently large. Therefore, when trying to obtain a large voltage gain as the final output,
It becomes necessary to provide a plurality of amplifying circuits at the subsequent stage, which causes an increase in the so-called gain stage. In other words,
This leads to an increase in the number of elements, which means an increase in the rotation of the signal phase, which is a factor that causes instability of the circuit.
【０００５】また、上述の構成の場合、差動増幅器Ａｍ
ｐ１の出力段の飽和防止のために、順方向電圧の低いシ
ョットキーダイオードＤ１，Ｄ２が必要となる。これ
は、差動増幅器Ａｍｐ１の最終出力段の回路構成に起因
するものである。すなわち、差動増幅器Ａｍｐ１の最終
出力段は、例えばｐｎｐ型トランジスタのエミッタを電
源側に、ｎｐｎ型トランジスタのエミッタをアース側
に、それぞれ接続すると共に、相互のコレクタを接続
し、この接続点を出力端子とするような構成となってい
る。このような構成の場合、ｎｐｎ型トランジスタが完
全に飽和状態、すなわち、コレクタ・エミッタ間のいわ
ゆるＶCEが零となると、このｎｐｎ型トランジスタがこ
のような状態から非導通状態へ復帰する際の動作スピー
ドが低下するばかりか、その出力波形の歪み等を生ずる
こととなる。そこで、先のショットキーダイオードＤ
１，Ｄ２が差動増幅器Ａｍｐ１の出力端に接続されるこ
とで、この出力点の電圧、すなわち、上述したような最
終出力段のｎｐｎ型トランジスタの導通時におけるＶCE
が、少なくともショットキーダイオードの順方向電圧に
保持され、完全に飽和状態となることが防止されること
となり、上述のような不都合が回避されるようになって
いる。In the case of the above configuration, the differential amplifier Am
In order to prevent saturation of the output stage of p1, Schottky diodes D1 and D2 having a low forward voltage are required. This is due to the circuit configuration of the final output stage of the differential amplifier Amp1. In other words, the final output stage of the differential amplifier Amp1 connects, for example, the emitter of a pnp transistor to the power supply side, the emitter of the npn transistor to the ground side, and connects their collectors to each other. It is configured to be a terminal. In such a configuration, when the npn-type transistor is completely saturated, that is, when the so-called VCE between the collector and the emitter becomes zero, the operation speed when the npn-type transistor returns from such a state to the non-conductive state Not only is reduced, but also the output waveform is distorted. Therefore, the Schottky diode D
1 and D2 are connected to the output terminal of the differential amplifier Amp1, so that the voltage at this output point, that is, VCE when the npn transistor in the final output stage is conducting as described above.
Is maintained at least at the forward voltage of the Schottky diode, and is prevented from becoming completely saturated, so that the above-described inconvenience is avoided.
【０００６】しかしながら、特に、上述の回路をＩＣ化
するような場合には、このようなショットキーダイオー
ドを必要とするものにあっては、製造プロセスの制限を
招き、それに伴う製造費用の増加による高価格化を生ず
る結果となる。さらに、上述した従来回路においては、
差動増幅器の出力電圧利得が充分でないため、出力トラ
ンジスタＱ４，Ｑ６の立ち上がりが緩慢なものとなり、
そのため、Ｂ級アンプに特有の出力トランジスタのベー
ス・エミッタ電圧ＶBEに起因する出力歪みが大となる。
この出力歪みを抑圧するためには、出力トランジスタ
に、数ｍＡのいわゆるアイドリング電流を入力信号がな
い場合にも流す必要があり、回路全体の消費電力の増大
を招くこととなる。However, in particular, when the above-mentioned circuit is formed into an IC, in the case where such a Schottky diode is required, the production process is restricted, and the production cost is increased accordingly. This results in higher prices. Further, in the conventional circuit described above,
Since the output voltage gain of the differential amplifier is not sufficient, the rising of the output transistors Q4 and Q6 becomes slow,
Therefore, the output distortion caused by the base-emitter voltage VBE of the output transistor specific to the class B amplifier becomes large.
In order to suppress the output distortion, it is necessary to supply a so-called idling current of several mA to the output transistor even when there is no input signal, which leads to an increase in power consumption of the entire circuit.
【０００７】本発明は、上記実状に鑑みてなされたもの
で、ＩＣ化の際に製造プロセスの制限を招くようなこと
がない回路構成を有し、消費電力が小さなパワーアンプ
を提供するものである。また、本発明の他の目的は、出
力歪みを改善するために出力段のトランジスタに大きな
アイドリング電流を流す必要がなく、しかも、出力歪み
の小さなパワーアンプを提供することにある。さらに、
本発明の他の目的は、いわゆるゲインステージの増加を
要することなく電力増幅が可能で、かつ、消費電力が小
さくて済むパワーアンプを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above situation, and provides a power amplifier having a circuit configuration that does not cause a limitation in a manufacturing process when forming an IC and having low power consumption. is there. Another object of the present invention is to provide a power amplifier which does not require a large idling current to flow through an output-stage transistor in order to improve output distortion and has small output distortion. further,
Another object of the present invention is to provide a power amplifier that can perform power amplification without requiring an increase in a so-called gain stage and that requires low power consumption.
【０００８】[0008]
【課題を解決するための手段】請求項１記載の発明に係
るパワーアンプは、入力信号に対して２つの差動出力信
号を出力する差動増幅回路と、前記差動増幅回路の２つ
の差動出力信号をそれぞれ増幅して出力する出力回路
と、前記差動増幅回路の差動出力信号の極性に応じて前
記差動増幅回路の２つの差動出力信号が出力される一方
の出力端子側の電圧を所定電圧に保持する電圧保持回路
と、を具備してなるものである。According to a first aspect of the present invention, there is provided a power amplifier comprising: a differential amplifier circuit for outputting two differential output signals with respect to an input signal; An output circuit for amplifying and outputting the dynamic output signal, and one output terminal side on which two differential output signals of the differential amplifier circuit are output according to the polarity of the differential output signal of the differential amplifier circuit And a voltage holding circuit for holding the voltage at a predetermined voltage.
【０００９】かかる構成においては、差動増幅回路は、
いわゆる電流出力型のものが好適である。このため、差
動増幅回路側からのみた入力インピーダンスを高くする
ことができ、大きな利得が得易いものとなる。また、こ
の差動増幅回路の２つの差動出力信号の極性に応じて、
その何れか一方の出力端子側の電圧が、電圧保持回路に
より所定の電圧に保持されることとなるため、従来と異
なり、出力回路の前段回路の出力電圧飽和防止のために
順方向電圧の小さな、例えばショットキーダイオードの
ようなものを設けるような回路構成を採る必要がなく、
そのため、特に、パワーアンプ全体をＩＣ化するような
場合に、従来のような製造プロセス上の制限がなくなる
ものである。In such a configuration, the differential amplifier circuit
A so-called current output type is preferable. Therefore, the input impedance only from the differential amplifier circuit side can be increased, and a large gain can be easily obtained. Also, according to the polarities of the two differential output signals of this differential amplifier circuit,
Since the voltage of one of the output terminals is held at a predetermined voltage by the voltage holding circuit, unlike the conventional case, the forward voltage is small to prevent the output voltage saturation of the circuit preceding the output circuit. It is not necessary to adopt a circuit configuration such as providing a Schottky diode,
Therefore, especially in the case where the whole power amplifier is integrated into an IC, the limitation on the manufacturing process as in the related art is eliminated.
【００１０】特に、差動増幅回路は、差動出力信号を出
力する電流出力型の差動増幅器を用いてなるものである
一方、出力回路は、差動増幅回路の非反転出力信号を増
幅する電流出力型の第１の出力用増幅器と、前記第１の
出力用増幅器の出力電流の向きを反転して出力端子に出
力するカレントミラー回路と、差動増幅回路の反転出力
信号を増幅して出力端子に出力する電流出力型の第２の
出力用増幅器と、を具備してなるものが好適である。ま
た、電圧保持回路は、所定電圧が一方の入力端子に印加
された演算増幅器と、差動増幅回路の差動出力信号端子
の何れか一方を、差動出力信号の極性に応じて選択的に
前記演算増幅器の他方の入力端子に接続状態とするスイ
ッチング素子と、を具備してなると共に、前記演算増幅
器の出力信号が、前記スイッチング素子を介して前記演
算増幅器の他方の入力端子へ帰還されるよう構成されて
なるものが好適である。In particular, the differential amplifier circuit uses a current output type differential amplifier for outputting a differential output signal, while the output circuit amplifies a non-inverted output signal of the differential amplifier circuit. A first output amplifier of a current output type, a current mirror circuit for inverting the direction of the output current of the first output amplifier and outputting it to an output terminal, and amplifying an inverted output signal of a differential amplifier circuit And a current output type second output amplifier for outputting to the output terminal. Further, the voltage holding circuit selectively selects one of the operational amplifier having the predetermined voltage applied to one input terminal and the differential output signal terminal of the differential amplifier circuit according to the polarity of the differential output signal. A switching element connected to the other input terminal of the operational amplifier, and an output signal of the operational amplifier is fed back to the other input terminal of the operational amplifier via the switching element. The one configured as described above is preferable.
【００１１】かかる構成においては、電流出力型の差動
増幅器の入力側からみた入力インピーダンスを高くする
ことができ、大きな利得が得易いものとなる。また、こ
の差動増幅器の２つの差動出力信号の極性に応じて、電
圧保持回路のスイッチング素子の動作により、その何れ
か一方の出力端子側の電圧が、電圧保持回路の演算増幅
器の他方の入力端子へ印加され、演算増幅器の一方の入
力端子の所定電圧との差動増幅がなされ、しかも、演算
増幅器の出力が、先のスイッチング素子へ戻されること
で、いわゆるボルテージフォロア動作を得ることがで
き、差動増幅器の何れか一方の出力側は、所定電圧に保
持されるようになっている。したがって、従来と異な
り、出力回路の前段回路の出力電圧飽和防止のために順
方向電圧の小さな素子、例えばショットキーダイオード
のようなものを設けるような回路構成を採る必要がな
く、そのため、特に、パワーアンプ全体をＩＣ化するよ
うな場合に、従来のような製造プロセス上の制限がなく
なるものである。With this configuration, the input impedance of the current output type differential amplifier viewed from the input side can be increased, and a large gain can be easily obtained. In addition, according to the polarities of the two differential output signals of the differential amplifier, the voltage of one of the output terminals is changed by the operation of the switching element of the voltage holding circuit to the other of the operational amplifier of the voltage holding circuit. The voltage applied to the input terminal is amplified differentially with a predetermined voltage at one of the input terminals of the operational amplifier, and the output of the operational amplifier is returned to the previous switching element, thereby obtaining a so-called voltage follower operation. In this case, one output side of the differential amplifier is maintained at a predetermined voltage. Therefore, unlike the related art, it is not necessary to adopt a circuit configuration in which an element having a small forward voltage, such as a Schottky diode, is provided in order to prevent output voltage saturation of a circuit preceding the output circuit. In the case where the whole power amplifier is formed into an IC, the limitation on the manufacturing process as in the related art is eliminated.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。まず、図１を参照しつつ本発明の実施の形
態におけるパワーアンプの基本構成について説明する。
このパワーアンプは、差動増幅回路１と、ボルテージフ
ォロア回路２と、出力回路３と、に大別されてなるもの
である。差動増幅回路１は、例えば、公知・周知の電流
出力型の差動増幅器４を用いて構成されてなるもので、
２つの差動出力が得られるようになっているものであ
る。この差動増幅回路１の２つの出力信号は、それぞれ
後述するボルテージフォロア回路２及び出力回路３に印
加されるようになっている。電圧保持回路としてのボル
テージフォロア回路２は、演算増幅器５と、バッファ６
ａ，６ｂと、第１乃至第３のトランジスタ７〜９とを主
たる構成要素として構成されたものとなっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. The members, arrangements, and the like described below do not limit the present invention, and can be variously modified within the scope of the present invention. First, a basic configuration of a power amplifier according to an embodiment of the present invention will be described with reference to FIG.
This power amplifier is roughly divided into a differential amplifier circuit 1, a voltage follower circuit 2, and an output circuit 3. The differential amplifier circuit 1 is configured using, for example, a known / known current output type differential amplifier 4.
Two differential outputs are obtained. The two output signals of the differential amplifier circuit 1 are applied to a voltage follower circuit 2 and an output circuit 3, which will be described later. The voltage follower circuit 2 as a voltage holding circuit includes an operational amplifier 5 and a buffer 6
a and 6b and the first to third transistors 7 to 9 as main components.
【００１３】すなわち、演算増幅器５の非反転入力端子
には、互いのエミッタと互いのコレクタとがそれぞれ接
続されて並列接続状態にあるｐｎｐ型の第１及び第２の
トランジスタ（図１においては、それぞれ「Ｑ１」、
「Ｑ２」と表記）７，８のコレクタが接続され、演算増
幅器５の反転入力端子には、ｐｎｐ型の第３のトランジ
スタ（図１においては「Ｑ３」と表記）９のコレクタが
接続されている。これら第１乃至第３のトランジスタ７
〜９のエミッタは、第１の定電流源１５に接続される一
方、第１のトランジスタ７のベースは、差動増幅器４の
反転出力端子（図１において「−」符号の付された側の
出力端子）に、第２のトランジスタ８のベースは、差動
増幅器４の非反転出力端子（図１においては「＋」符号
の付された側の出力端子）に、それぞれ接続されると共
に、第３のトランジスタ９のベースには、所定のバイア
ス電圧Ｖｂが印加されるようになっている。That is, to the non-inverting input terminal of the operational amplifier 5, the pnp type first and second transistors in which the emitter and the collector are respectively connected and are connected in parallel (in FIG. 1, Each "Q1",
Collectors of 7 and 8 are connected, and the inverting input terminal of the operational amplifier 5 is connected to a collector of a pnp-type third transistor (denoted as “Q3” in FIG. 1) 9. I have. These first to third transistors 7
9 are connected to the first constant current source 15, while the base of the first transistor 7 is connected to the inverting output terminal of the differential amplifier 4 (the side labeled "-" in FIG. 1). Output terminal), the base of the second transistor 8 is connected to the non-inverting output terminal of the differential amplifier 4 (the output terminal indicated by a “+” sign in FIG. 1), and A predetermined bias voltage Vb is applied to the base of the third transistor 9.
【００１４】また、演算増幅器５の出力端子には、２つ
のバッファ６ａ，６ｂが接続されて、出力信号が２つに
分岐されるようになっており、一方のバッファ６ａの出
力端子は、差動増幅器４の反転出力端子と共に、出力回
路３を構成する第１の出力用増幅器１９に、他方のバッ
ファ６ｂの出力端子は、差動増幅器４の非反転出力端子
と共に、出力回路３を構成する第２の出力用増幅器２０
に、それぞれ接続されている。そして、結局、第１又は
第２のトランジスタ７，８を介して演算増幅器５の非反
転入力端子に電圧が印加され、また、第３のトランジス
タ９を介して反転入力端子に印加され、演算増幅された
出力信号が、バッファ６ａ，６ｂを介して、第１乃至第
３のトランジスタ７〜９のベース側にフィードバックさ
れることで、この第１乃至第３のトランジスタ７〜９、
演算増幅器５及びバッファ６ａ，６ｂからなる回路は、
全体としてはいわゆるボルテージフォロアとして動作す
るようになっている（詳細は後述）。Further, two buffers 6a and 6b are connected to the output terminal of the operational amplifier 5 so that the output signal is branched into two, and the output terminal of one buffer 6a is connected to the difference terminal. The output terminal of the other buffer 6b constitutes the output circuit 3 together with the non-inverted output terminal of the differential amplifier 4, and the first output amplifier 19 constituting the output circuit 3 together with the inverted output terminal of the dynamic amplifier 4. Second output amplifier 20
, Respectively. Eventually, a voltage is applied to the non-inverting input terminal of the operational amplifier 5 via the first or second transistor 7, 8 and is applied to an inverting input terminal via the third transistor 9. The output signal thus obtained is fed back to the bases of the first to third transistors 7 to 9 via the buffers 6a and 6b, so that the first to third transistors 7 to 9,
The circuit composed of the operational amplifier 5 and the buffers 6a and 6b
The whole operates as a so-called voltage follower (details will be described later).
【００１５】出力回路３は、反転増幅を行う第１及び第
２の出力用増幅器１９，２０とカレントミラー回路２１
とを有して構成されている。第１及び第２の出力用増幅
器１９，２０は、例えば、電流出力型の演算増幅器を用
いてなるものである。第１の出力用増幅器１９の出力信
号は、このパワーアンプの出力端子２２に直接出力され
るようになっている一方、第２の出力用増幅器２０の出
力信号は、カレントミラー回路２１を介して反転された
後、出力端子２２に印加されるようになっており、この
出力端子２２には、１８０度の位相差を有する２つの信
号が得られるようになっている。The output circuit 3 includes first and second output amplifiers 19 and 20 for performing inversion amplification and a current mirror circuit 21.
And is configured. The first and second output amplifiers 19 and 20 are formed using, for example, current output type operational amplifiers. The output signal of the first output amplifier 19 is directly output to the output terminal 22 of the power amplifier, while the output signal of the second output amplifier 20 is output via the current mirror circuit 21. After being inverted, the signal is applied to an output terminal 22, from which two signals having a phase difference of 180 degrees are obtained.
【００１６】次に、上記構成におけるパワーアンプの動
作について説明する。まず、差動増幅器４の反転入力端
子及び非反転入力端子に入力された信号が、正の半周期
にある場合、非反転出力端子には、差動増幅器４が有す
る増幅度で増幅された入力信号に対応する正の半周期の
信号が、反転出力端子には、差動増幅器４が有する増幅
度で反転増幅された入力信号に対応する負の半周期の信
号が、それぞれ出力されることとなる。そして、第１の
トランジスタ７のベース電圧は負極側に増大するため、
第１のトランジスタ７は動作状態となり、第１のトラン
ジスタ７を介して差動増幅器４の反転出力端子側の電圧
が演算増幅器５の非反転入力端子に印加されることとな
る一方、第２のトランジスタ８のベース電圧は、正極側
に増大するため、第２のトランジスタ８は非動作状態と
なる。Next, the operation of the power amplifier having the above configuration will be described. First, when the signals input to the inverting input terminal and the non-inverting input terminal of the differential amplifier 4 have a positive half cycle, the non-inverting output terminal has the input amplified by the amplification degree of the differential amplifier 4. A signal of a positive half cycle corresponding to the signal is output to an inverted output terminal, and a signal of a negative half cycle corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output to the inverted output terminal. Become. Since the base voltage of the first transistor 7 increases to the negative side,
The first transistor 7 is activated, and the voltage on the inverting output terminal side of the differential amplifier 4 is applied to the non-inverting input terminal of the operational amplifier 5 via the first transistor 7, while the second transistor 7 Since the base voltage of the transistor 8 increases to the positive electrode side, the second transistor 8 is turned off.
【００１７】ところで、演算増幅器５の反転入力端子に
は、第３のトランジスタ９を介してバイアス電圧Ｖｂが
印加され、しかも、この演算増幅器５の出力は、バッフ
ァ６ａを介して第１のトランジスタ７のベースにフィー
ドバックされるため、演算増幅器５を中心としたこの回
路部分は、いわゆるボルテージフォロアとして作用する
こととなる。この結果、第１のトランジスタ７のベース
側、すなわち、差動増幅器４の反転出力端子側は、略バ
イアス電圧Ｖｂに保持されることとなる。一方、差動増
幅器４の非反転出力端子側は、反転出力端子側と異な
り、バイアス電圧Ｖｂには保持されないため、非反転出
力信号が出力回路３の第２の出力用増幅器２０に印加さ
れることとなる。したがって、出力回路３の第１の出力
用増幅器１９の入力段は、バイアス電圧Ｖｂに保持され
た状態であるため、その出力側には、一定の電流が流れ
るだけであるが、第２の出力用増幅器２０には、差動増
幅器４の非反転出力信号が印加されることから、第２の
出力用増幅器２０の出力側には、その非反転出力信号が
反転増幅された信号が出力されることとなる。そして、
この第２の出力用増幅器２０の出力信号は、カレントミ
ラー回路２１によってその電流の方向が変えられて出力
端子２２に出力されることとなる。すなわち、入力信号
と同様の正の半周期の増幅信号が出力端子２２に得られ
ることとなる。A bias voltage Vb is applied to the inverting input terminal of the operational amplifier 5 via a third transistor 9, and the output of the operational amplifier 5 is supplied to a first transistor 7 via a buffer 6a. This circuit portion centering on the operational amplifier 5 acts as a so-called voltage follower. As a result, the base side of the first transistor 7, that is, the inverting output terminal side of the differential amplifier 4 is held substantially at the bias voltage Vb. On the other hand, the non-inverting output terminal side of the differential amplifier 4 is not held at the bias voltage Vb unlike the inverting output terminal side, so that the non-inverting output signal is applied to the second output amplifier 20 of the output circuit 3. It will be. Therefore, since the input stage of the first output amplifier 19 of the output circuit 3 is held at the bias voltage Vb, only a constant current flows on its output side, but the second output Since the non-inverted output signal of the differential amplifier 4 is applied to the output amplifier 20, a signal obtained by inverting and amplifying the non-inverted output signal is output to the output side of the second output amplifier 20. It will be. And
The output signal of the second output amplifier 20 is output to the output terminal 22 with its current direction changed by the current mirror circuit 21. That is, an amplified signal having the same positive half cycle as the input signal is obtained at the output terminal 22.
【００１８】一方、差動増幅器４の入力信号として負の
半周期が入力された場合は、差動増幅器４の非反転出力
端子には、差動増幅器４が有する増幅度で増幅された入
力信号に対応する負の半周期の信号が、反転出力端子に
は、差動増幅器４が有する増幅度で反転増幅された入力
信号に対応する正の半周期の信号が、それぞれ出力され
ることとなる。そして、この場合には、先に説明した入
力信号が正の半周期の場合とは逆に、第１のトランジス
タ７のベースには正電圧が、第２のトランジスタ８のベ
ースには負電圧が、それぞれ印加されることとなり、第
１のトランジスタ７が非動作状態となる一方、第２のト
ランジスタ８が動作状態となる。このため、第２のトラ
ンジスタ８のベース側、すなわち、差動増幅器４の非反
転出力端子側は、バイアス電圧Ｖｂに保持される一方、
第１のトランジスタ７のベース側、すなわち、差動増幅
器４の反転出力端子側には、差動増幅器４への入力信号
が反転増幅されたものに対応する電圧変化が生ずること
となる。したがって、差動増幅器４からの反転出力信号
が出力回路３の第１の出力用増幅器１９によって反転増
幅され、出力端子２２に出力される結果、出力端子２２
には、入力信号に対応した負の半周期の信号が得られる
こととなる。このパワーアンプにおいては、上述したよ
うに、差動増幅器４の出力側が所定のバイアス電圧Ｖｂ
にクランプされるため、従来のように、この差動増幅器
４の出力の飽和を防止する観点から、差動増幅器４の出
力側に、順方向電圧の低いショットキーダイオードを設
ける必要がないものとなっている。On the other hand, when a negative half cycle is input as an input signal of the differential amplifier 4, the non-inverting output terminal of the differential amplifier 4 is connected to the input signal amplified by the amplification degree of the differential amplifier 4. And a signal having a positive half cycle corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output to the inverted output terminal. . In this case, contrary to the case where the input signal described above has a positive half cycle, a positive voltage is applied to the base of the first transistor 7 and a negative voltage is applied to the base of the second transistor 8. , Respectively, so that the first transistor 7 is inactive and the second transistor 8 is active. For this reason, the base side of the second transistor 8, that is, the non-inverting output terminal side of the differential amplifier 4 is held at the bias voltage Vb,
On the base side of the first transistor 7, that is, on the inverting output terminal side of the differential amplifier 4, a voltage change corresponding to the inverted signal of the input signal to the differential amplifier 4 occurs. Accordingly, the inverted output signal from the differential amplifier 4 is inverted and amplified by the first output amplifier 19 of the output circuit 3 and is output to the output terminal 22.
, A signal having a negative half cycle corresponding to the input signal is obtained. In this power amplifier, as described above, the output side of the differential amplifier 4 is connected to the predetermined bias voltage Vb.
Therefore, from the viewpoint of preventing the output of the differential amplifier 4 from being saturated as in the related art, it is not necessary to provide a Schottky diode having a low forward voltage on the output side of the differential amplifier 4. Has become.
【００１９】次に、より具体的な回路構成例について、
図２を参照しつつ説明することとする。なお、図１に示
された基本回路例における構成要素と同一のものについ
ては、同一の符号を付してその詳細な説明を省略し、以
下の説明においては、異なる点を中心に説明することと
する。最初に、回路構成について説明すれば、このパワ
ーアンプは、差動増幅回路１と、ボルテージフォロア回
路２と、出力回路３と、に大別されてなる点は、図１に
示されたものと同様のものである。差動増幅回路１は、
図１に示された回路同様、電流出力型の差動増幅器４を
用いて構成されてなるものである。Next, a more specific circuit configuration example will be described.
This will be described with reference to FIG. The same components as those in the basic circuit example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. In the following description, different points will be mainly described. And First, the circuit configuration will be described. This power amplifier is roughly divided into a differential amplifier circuit 1, a voltage follower circuit 2, and an output circuit 3, which are different from those shown in FIG. It is similar. The differential amplifier circuit 1
Like the circuit shown in FIG. 1, it is configured using a current output type differential amplifier 4.
【００２０】ボルテージフォロア回路２は、演算増幅器
５の入力段に、第１乃至第３のトランジスタ７〜９が接
続される点は、先の図１に示された回路例と同様である
が、演算増幅器５の反転及び非反転入力端子との接続が
先の場合と丁度逆になっている。すなわち、第１乃至第
３のトランジスタ７〜９のエミッタが相互に接続され
て、第１の定電流源１５に接続される点は変わらない
が、第１及び第２のトランジスタ７，８のコレクタは、
共に演算増幅器５の反転入力端子に、第３のトランジス
タ９のコレクタは、非反転入力端子に、それぞれ接続さ
れている。The voltage follower circuit 2 is similar to the circuit example shown in FIG. 1 in that first to third transistors 7 to 9 are connected to the input stage of the operational amplifier 5, The connection to the inverting and non-inverting input terminals of the operational amplifier 5 is just reversed. That is, while the emitters of the first to third transistors 7 to 9 are connected to each other and connected to the first constant current source 15, the collectors of the first and second transistors 7, 8 remain unchanged. Is
Both are connected to the inverting input terminal of the operational amplifier 5 and the collector of the third transistor 9 is connected to the non-inverting input terminal.
【００２１】また、バアイス電圧Ｖｂを発生するため
に、電源電圧Ｖccとアースとの間に、第２の定電流源１
６と、いわゆるダイオード接続された第６のトランジス
タ（図２において「Ｑ６」と表記）１２とが直列接続さ
れている。すなわち、ｎｐｎ型の第６のトランジスタ１
２は、ベースとコレクタとが相互に接続されると共に、
第３のトランジスタ９のベース及び第２の定電流源１６
に接続される一方、エミッタはアースに接続されてお
り、ダイオード接続された第６のトランジスタ１２に第
２の定電流源１６による定電流Ｉ2が供給されることに
よって生ずる定電圧が、バアイス電圧Ｖｂとして第３の
トランジスタ９のベースに印加されるようになってい
る。A second constant current source 1 is connected between the power supply voltage Vcc and the ground to generate the bais voltage Vb.
6 and a so-called diode-connected sixth transistor (denoted as “Q6” in FIG. 2) 12 are connected in series. That is, the npn-type sixth transistor 1
2, the base and the collector are connected to each other,
The base of the third transistor 9 and the second constant current source 16
While the emitter is connected to the ground, and the constant voltage generated by the supply of the constant current I2 from the second constant current source 16 to the diode-connected sixth transistor 12 is equal to the baisic voltage Vb. Is applied to the base of the third transistor 9.
【００２２】さらに、一方のバッファ６ａは、ｐｎｐ型
の第５のトランジスタ（図２においては「Ｑ５」と表
記）１１及び第４の定電流源１８により、他方のバッフ
ァ６ｂは、ｐｎｐ型の第４のトランジスタ（図２におい
ては「Ｑ４」と表記）１０及び第３の定電流源１７によ
り、それぞれ構成されたものとなっている。具体的に
は、第４のトランジスタ１０及び第５のトランジスタ１
１の各々のエミッタには、電源電圧Ｖccが印加されるよ
うになっており、第４のトランジスタ１０のコレクタ
は、第３の定電流源１７へ接続されると共に、差動増幅
器４の非反転出力端子及び第１のトランジスタ７のベー
スに接続され、この接続点は、さらに、出力回路３を構
成する第７のトランジスタ（図２においては「Ｑ７」と
表記）１３のベースに接続されている。また、第５のト
ランジスタ１１のコレクタは、第４の定電流源１８へ接
続されると共に、差動増幅器４の反転出力端子及び第２
のトランジスタ８のベースに接続され、この接続点は、
さらに、出力回路３を構成する第８のトランジスタ（図
２においては「Ｑ８」と表記）１４のベースに接続され
ている。そして、第４のトランジスタ１０及び第５のト
ランジスタ１１の各々のベースは、演算増幅器５の出力
端子に接続されており、この第４又は第５のトランジス
タ１０，１１及び第１のトランジスタ７又は第２のトラ
ンジスタ８を介して、演算増幅器５の出力信号が、その
入力側にフィードバックされて、いわゆるボルテージフ
ォロア動作が得られるようになっている。Further, one buffer 6a is formed by a pnp type fifth transistor (denoted as "Q5" in FIG. 2) 11 and a fourth constant current source 18, and the other buffer 6b is formed by a pnp type Four transistors (denoted as “Q4” in FIG. 2) 10 and a third constant current source 17 are each configured. Specifically, the fourth transistor 10 and the fifth transistor 1
The power supply voltage Vcc is applied to each of the emitters of the first transistor 1. The collector of the fourth transistor 10 is connected to the third constant current source 17 and the non-inverting of the differential amplifier 4 The output terminal is connected to the base of the first transistor 7, and this connection point is further connected to the base of a seventh transistor 13 (denoted as “Q7” in FIG. 2) 13 constituting the output circuit 3. . The collector of the fifth transistor 11 is connected to the fourth constant current source 18 and the inverting output terminal of the differential amplifier 4 and the second
Is connected to the base of the transistor 8 of
Further, it is connected to the base of an eighth transistor 14 (denoted as “Q8” in FIG. 2) constituting the output circuit 3. The base of each of the fourth transistor 10 and the fifth transistor 11 is connected to the output terminal of the operational amplifier 5, and the fourth or fifth transistor 10, 11 and the first transistor 7 or The output signal of the operational amplifier 5 is fed back to the input side of the operational amplifier 5 through the two transistors 8, so that a so-called voltage follower operation is obtained.
【００２３】出力回路３は、差動増幅器４の非反転出力
信号に対して増幅作用を行うｎｐｎ型の第７のトランジ
スタ１３と、この第７のトランジスタ１３の出力電流の
方向を反転するためのｐｎｐ型の第９及び第１０のトラ
ンジスタ（図２においてはそれぞれ「Ｑ９」、「Ｑ１
０」と表記）１５，１６からなるカレントミラー回路２
１と、差動増幅器４の反転出力信号に対して増幅作用を
行うｎｐｎ型の第８のトランジスタ１４とを具備してな
るものである。すなわち、第７のトランジスタ１３のベ
ースには、既に述べたように、差動増幅器４の非反転出
力信号が印加されるようになっている一方、そのコレク
タは、第９のトランジスタ１５のコレクタに接続されお
り、エミッタは、アースに接続されるようになってい
る。また、第８のトランジスタ１４のベースには、既に
述べたように、差動増幅器４の反転出力信号が印加され
るようになっている一方、そのコレクタは、出力端子２
２に接続され、エミッタは、アースに接続されるように
なっている。カレントミラー回路２１は、第９及び第１
０のトランジスタ１５，１６からなり、この第９及び第
１０のトランジスタ１５，１６の各々のエミッタには電
源電圧Ｖccが印加されるようになっている一方、第９及
び第１０のトランジスタ１５，１６のベースが相互に接
続されると共に、第９のトランジスタ１５のベースとコ
レクタとが相互に接続されて、第９のトランジスタ１５
はいわゆるダイオード接続となっている。そして、第１
０のトランジスタ１６のコレクタは、出力端子２２に接
続されており、この出力端子２２を介して、第１０のト
ランジスタ１６のコレクタと第８のトランジスタ１４の
コレクタとが接続されるようになっている。The output circuit 3 has an npn-type seventh transistor 13 that amplifies the non-inverted output signal of the differential amplifier 4 and a circuit for inverting the direction of the output current of the seventh transistor 13. Ninth and tenth pnp transistors ("Q9" and "Q1" in FIG. 2, respectively)
Current mirror circuit 2 composed of 15, 16)
1 and an npn-type eighth transistor 14 that amplifies the inverted output signal of the differential amplifier 4. That is, as described above, the non-inverted output signal of the differential amplifier 4 is applied to the base of the seventh transistor 13, while its collector is connected to the collector of the ninth transistor 15. Connected and the emitter is connected to ground. As described above, the inverted output signal of the differential amplifier 4 is applied to the base of the eighth transistor 14, while its collector is connected to the output terminal 2
2 and the emitter is connected to ground. The current mirror circuit 21 includes a ninth and a first
The ninth and tenth transistors 15 and 16 are configured such that the power supply voltage Vcc is applied to the respective emitters of the ninth and tenth transistors 15 and 16. Are connected to each other, and the base and collector of the ninth transistor 15 are connected to each other.
Is a so-called diode connection. And the first
The collector of the zero transistor 16 is connected to the output terminal 22, and the collector of the tenth transistor 16 and the collector of the eighth transistor 14 are connected via the output terminal 22. .
【００２４】次に、上記構成における動作について説明
する。まず、差動増幅器４の反転入力端子及び非反転入
力端子に入力された信号が、正の半周期にある場合、非
反転出力端子には、差動増幅器４が有する増幅度で増幅
された入力信号に対応する正の半周期の信号が、反転出
力端子には、差動増幅器４が有する増幅度で反転増幅さ
れた入力信号に対応する負の半周期の信号が、それぞれ
出力されることとなる。そして、第１のトランジスタ７
のベース電圧は正極側に増大するため、第１のトランジ
スタ７は非動作状態となる一方、第２のトランジスタ８
のベース電圧は、負極側に増大するため、第２のトラン
ジスタ８は動作状態となり、この第２のトランジスタ８
を介してＣ点（図２参照）、すなわち、差動増幅器４の
反転出力端子と、第５のトランジスタ１１のコレクタ
と、第２のトランジスタ８のベースとの接続点における
電圧が演算増幅器５の反転入力端子に印加されることと
なる。Next, the operation of the above configuration will be described. First, when the signals input to the inverting input terminal and the non-inverting input terminal of the differential amplifier 4 have a positive half cycle, the non-inverting output terminal has the input amplified by the amplification degree of the differential amplifier 4. A signal of a positive half cycle corresponding to the signal is output to an inverted output terminal, and a signal of a negative half cycle corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output to the inverted output terminal. Become. Then, the first transistor 7
Since the base voltage of the first transistor 7 increases to the positive electrode side, the first transistor 7 becomes inactive and the second transistor 8
Since the base voltage of the second transistor 8 increases to the negative electrode side, the second transistor 8 is activated, and the second transistor 8
, The voltage at the connection point of the inverting output terminal of the differential amplifier 4, the collector of the fifth transistor 11, and the base of the second transistor 8 This is applied to the inverting input terminal.
【００２５】ところで、演算増幅器５の非反転入力端子
には、第３のトランジスタ９を介して、この第３のトラ
ンジスタ９のベースと、第２の定電流源１６と、第６の
トランジスタ１２のコレクタ及びベースとの接続点であ
るＡ点に生ずる定電圧がバイアス電圧Ｖｂとして印加さ
れる。しかも、この演算増幅器５の出力は、第５のトラ
ンジスタ１１を介して第２のトランジスタ８のベースに
フィードバックされるため、演算増幅器５を中心とした
この回路部分は、いわゆるボルテージフォロアとして作
用することとなる。この結果、先のＣ点は、Ａ点の電圧
に保持、すなわち、略バイアス電圧Ｖｂに保持されるこ
ととなる。一方、差動増幅器４の非反転出力端子側、す
なわち、差動増幅器４の非反転出力端子と、第４のトラ
ンジスタ１０のコレクタと、第３の定電流源１７と、第
１のトランジスタ７のベースとの接続点であるＢ点の電
位は、Ｃ点と異なり、バイアス電圧Ｖｂには保持されな
いため、非反転出力信号が出力回路３の第７のトランジ
スタ１３のベースに印加されることとなる。The non-inverting input terminal of the operational amplifier 5 is connected via a third transistor 9 to the base of the third transistor 9, the second constant current source 16, and the sixth transistor 12. A constant voltage generated at a point A which is a connection point between the collector and the base is applied as a bias voltage Vb. In addition, since the output of the operational amplifier 5 is fed back to the base of the second transistor 8 via the fifth transistor 11, this circuit portion centering on the operational amplifier 5 acts as a so-called voltage follower. Becomes As a result, the point C is held at the voltage at the point A, that is, is held at substantially the bias voltage Vb. On the other hand, the non-inverting output terminal side of the differential amplifier 4, that is, the non-inverting output terminal of the differential amplifier 4, the collector of the fourth transistor 10, the third constant current source 17, and the first transistor 7 Unlike the point C, the potential at the point B, which is the connection point with the base, is not held at the bias voltage Vb, so that the non-inverted output signal is applied to the base of the seventh transistor 13 of the output circuit 3. .
【００２６】したがって、出力回路３の第８のトランジ
スタ１４のベース電圧は、バイアス電圧Ｖｂに保持され
た状態であるため、第８のトランジスタ１４は定電流源
として作用することとなり、その出力側には、一定の電
流が流れる。これに対して、第７のトランジスタ１３
は、アンプとして作用し、そのコレクタ側には、差動増
幅器４の非反転出力信号が増幅された電流が流れること
となり、この電流がカレントミラー回路２１によって、
その電流の向きが反転される結果、出力端子２２から図
示されいな外部の負荷へ向かって第７のトランジスタ１
３のコレクタ電流に対応する大きさの電流が流れ出るこ
ととなる。換言すれば、入力信号と同様の正の半周期の
増幅信号が出力端子２２から得られることとなる。Therefore, since the base voltage of the eighth transistor 14 of the output circuit 3 is maintained at the bias voltage Vb, the eighth transistor 14 acts as a constant current source, and its output side , A constant current flows. On the other hand, the seventh transistor 13
Acts as an amplifier, and a current obtained by amplifying the non-inverted output signal of the differential amplifier 4 flows to the collector side thereof.
As a result of reversing the direction of the current, the seventh transistor 1 is connected from the output terminal 22 to an external load (not shown).
A current having a magnitude corresponding to the collector current of No. 3 flows out. In other words, an amplified signal having the same positive half cycle as the input signal is obtained from the output terminal 22.
【００２７】一方、差動増幅器４の入力信号として負の
半周期が入力された場合は、差動増幅器４の非反転出力
端子には、差動増幅器４が有する増幅度で増幅された入
力信号に対応する負の半周期の信号が、反転出力端子に
は、差動増幅器４が有する増幅度で反転増幅された入力
信号に対応する正の半周期の信号が、それぞれ出力され
ることとなる。そして、この場合には、先に説明した入
力信号が正の半周期の場合とは逆に、第２のトランジス
タ８のベースには正電圧が、第１のトランジスタ７のベ
ースには負電圧が、それぞれ印加されることとなり、第
２のトランジスタ８が非動作状態となる一方、第１のト
ランジスタ７が動作状態となる。このため、第１のトラ
ンジスタ７のベース側、すなわちＢ点がバイアス電圧Ｖ
ｂに保持される一方、第２のトランジスタ８のベース
側、すなわちＣ点には、差動増幅器４の反転出力信号に
応じた電圧変化が生ずることとなる。したがって、この
場合には、差動増幅器４の反転出力信号は、第８のトラ
ンジスタ１４の増幅を受けて、出力端子２２に入力信号
に対応した負の半周期の信号として出力されることとな
る。一方、第７のトランジスタ１３は、定電流源として
作用して、そのコレクタ側には一定の電流が流れること
となる。On the other hand, when a negative half cycle is input as an input signal of the differential amplifier 4, the input signal amplified by the amplification degree of the differential amplifier 4 is supplied to the non-inverting output terminal of the differential amplifier 4. And a signal having a positive half cycle corresponding to the input signal inverted and amplified with the amplification factor of the differential amplifier 4 is output to the inverted output terminal. . In this case, contrary to the case where the input signal described above has a positive half cycle, a positive voltage is applied to the base of the second transistor 8 and a negative voltage is applied to the base of the first transistor 7. , Respectively, so that the second transistor 8 is in a non-operating state, while the first transistor 7 is in an operating state. For this reason, the base side of the first transistor 7, that is, the point B
On the other hand, a voltage change corresponding to the inverted output signal of the differential amplifier 4 occurs at the base side of the second transistor 8, that is, at the point C, while being held at b. Therefore, in this case, the inverted output signal of the differential amplifier 4 receives the amplification of the eighth transistor 14 and is output to the output terminal 22 as a signal having a negative half cycle corresponding to the input signal. . On the other hand, the seventh transistor 13 acts as a constant current source, and a constant current flows on the collector side.
【００２８】ところで、上記構成におけるパワーアンプ
において、差動増幅器４への入力信号が無い場合、すな
わち、無信号時における出力回路３におけるいわゆるア
イドリング電流は、次述するようなものとなる。まず、
無信号時において、第６のトランジスタ１２と第７のト
ランジスタ１３をいわゆるカレントミラー回路を構成す
るいわゆるカレントペアととらえることができ、また、
第６のトランジスタ１２と第８のトランジスタ１４も同
様にカレントぺアととらえられる。第６のトランジスタ
１２には、第２の定電流源１６による定電流Ｉ2が常時
流れ、無信号時には、この電流Ｉ2がカレントペアであ
る第７及び第８のトランジスタ１３，１４に、それぞれ
各トランジスタの面積比に応じて分配され、この電流が
出力段におけるアイドリング電流Ｉ0となる。したがっ
て、アイドリング電流Ｉ0は、下記する式で表すことが
できる。By the way, in the power amplifier having the above configuration, when there is no input signal to the differential amplifier 4, that is, when there is no signal, the so-called idling current in the output circuit 3 is as follows. First,
When there is no signal, the sixth transistor 12 and the seventh transistor 13 can be regarded as a so-called current pair forming a so-called current mirror circuit.
The sixth transistor 12 and the eighth transistor 14 are also regarded as a current pair. The constant current I2 from the second constant current source 16 always flows through the sixth transistor 12, and when there is no signal, the current I2 is supplied to the seventh and eighth transistors 13 and 14, which are current pairs, respectively. , And this current becomes the idling current I 0 in the output stage. Therefore, the idling current I 0 can be expressed by the following equation.
【００２９】Ｉ0＝Ｉ2（ＡQ6／２ＡQ7）または、I 0 = I 2 (A Q6 / 2A Q7 ) or
【００３０】Ｉ0＝Ｉ2（ＡQ6／２ＡQ8）となる。I 0 = I 2 (A Q6 / 2A Q8 ).
【００３１】ここで、ＡQ6は、第６のトランジスタ１２
の面積を、ＡQ7は、第７のトランジスタ１３の面積を、
ＡQ8は、第８のトランジスタ１４の面積を、それぞれ表
すものである。したがって、第６乃至第８のトランジス
タ１２〜１４の面積を適宜に選択することにより、従来
と異なり、アイドリング電流を確実に必要最小限の大き
さに設定することが容易にでき、そのため、消費電力の
低減が図れることとなるものである。Here, A Q6 is the sixth transistor 12
A Q7 is the area of the seventh transistor 13,
A Q8 represents the area of the eighth transistor 14, respectively. Accordingly, by appropriately selecting the areas of the sixth to eighth transistors 12 to 14, unlike the conventional case, the idling current can be easily set to the minimum necessary value, and therefore, the power consumption is reduced. Is to be reduced.
【００３２】図３には、本発明に係るパワーアンプにお
ける出力特性のシュミレーション結果が、図４には従来
回路における出力特性のシュミレーション結果が、それ
ぞれ示されており、以下、この出力特性について説明す
る。本発明に係るパワーアンプでは、出力トランジスタ
（第７及び第８のトランジスタ１３，１４）へのバイア
スが、従来回路に比して大きく確保できるため、出力ト
ランジスタの立ち上がリは、従来（図４（ｂ）参照）に
比して急峻となっている（図３（ｂ）参照）。このた
め、従来と異なり、出力トランジスタの立ち上がりを急
峻にするために多くのアイドリング電流を流す必要がな
い。なお、図３及び図４において、Ｑaは上述したＱ１
０に対応するシュミレーション時の出力トランジスタ
を、Ｑbは上述したＱ８に対応するシュミレーション時
の出力トランジスタを、それぞれ意味する。FIG. 3 shows a simulation result of the output characteristics in the power amplifier according to the present invention, and FIG. 4 shows a simulation result of the output characteristics in the conventional circuit. The output characteristics will be described below. . In the power amplifier according to the present invention, the bias to the output transistors (seventh and eighth transistors 13 and 14) can be secured to be larger than that of the conventional circuit. 4 (b)) (see FIG. 3 (b)). Therefore, unlike the related art, it is not necessary to flow a large amount of idling current in order to make the rising of the output transistor steep. In FIGS. 3 and 4, Qa is Q1 described above.
The output transistor at the time of simulation corresponding to 0 and Qb mean the output transistor at the time of simulation corresponding to Q8 described above, respectively.
【００３３】上述した発明の実施の形態におけるトラン
ジスタの種類は、あくまでも一例であり、ｐｎｐ型をｎ
ｐｎ型に、ｎｐｎ型をｐｎｐ型に、それぞれ代えても同
様に実現できることは勿論であり、さらには、例えば、
電界効果トランジスタ（ＦＥＴ）等のバイポーラ以外の
トランジスタを用いてもよいものである。The types of transistors in the above embodiment of the present invention are merely examples, and the pnp type is changed to n
Needless to say, the same can be realized by replacing the pn type with the pnp type and the pnp type, respectively.
A transistor other than a bipolar transistor such as a field effect transistor (FET) may be used.
【００３４】[0034]
【発明の効果】以上、述べたように、本発明によれば、
極力少ない増幅段で大きな利得が得られ、しかも、出力
電流の立ち上がりがよく、消費電力が比較的少なくて済
むような構成とすることにより、従来と異なり、差動増
幅回路の出力飽和防止のために、ショットキーダイオー
ドのような順方向電圧の低いダイオードを設けることな
く、飽和防止がなされるため、ＩＣ化の際に製造プロセ
スの制限を招くようなことがなく、ＩＣ化に適したパワ
ーアンプを提供することができる。また、特に、電流出
力型の回路を用いることにより、入力インピーダンスを
容易に大きく採ることができるので、従来と異なり、い
わゆるゲインステージの増加を要することなく電力増幅
が可能である。さらに、出力回路へ印加される被増幅信
号を従来に比して容易に大とすることができるため、従
来と異なり、出力電流の立ち上がりが急峻な出力歪みの
少ない出力信号を得ることができ、しかも、そのため
に、出力回路におけるいわゆるアイドリング電流が小さ
くて済み、消費電力の低減を図ることができるものであ
る。またさらに、回路中のトランジスタの飽和防止のた
め、ショットキーダイオードを設け、このダイオードと
トランジスタが電源とアースとの間で直列接続状態とな
るような従来のような回路構成を必要としないため、電
源電圧を従来に比して小さくでき、装置の小型化に寄与
することができる。As described above, according to the present invention,
To minimize output saturation of the differential amplifier circuit, unlike the conventional one, a configuration is adopted in which a large gain can be obtained with as few amplification stages as possible, the output current rises well, and power consumption is relatively low. In addition, since a saturation is prevented without providing a diode having a low forward voltage, such as a Schottky diode, a power amplifier suitable for the IC is not introduced because the manufacturing process is not restricted when the IC is formed. Can be provided. Further, in particular, by using a current output type circuit, the input impedance can be easily increased, so that power amplification can be performed without requiring a so-called gain stage increase unlike the related art. Further, since the amplified signal applied to the output circuit can be easily increased as compared with the related art, it is possible to obtain an output signal with a sharp rise of the output current and less output distortion unlike the related art, In addition, so-called idling current in the output circuit can be small, and power consumption can be reduced. Further, a Schottky diode is provided to prevent saturation of the transistor in the circuit, and a conventional circuit configuration in which the diode and the transistor are connected in series between the power supply and the ground is not required. The power supply voltage can be made lower than in the past, which can contribute to downsizing of the device.
【図１】本発明の実施の形態における第１の例としての
パワーアンプの基本構成例を示す構成図である。FIG. 1 is a configuration diagram showing a basic configuration example of a power amplifier as a first example in an embodiment of the present invention.
【図２】本発明の実施の形態における第２の例としての
パワーアンプの具体的回路例を示す回路図である。FIG. 2 is a circuit diagram showing a specific circuit example of a power amplifier as a second example in the embodiment of the present invention.
【図３】本発明のパワーアンプにおける出力特性のシュ
ミレーション結果の例を示す特性線図であり、図３
（ａ）は出力電圧特性を、図３（ｂ）は出力電流特性を
示す特性線図である。FIG. 3 is a characteristic diagram showing an example of a simulation result of output characteristics in the power amplifier of the present invention.
3A is a characteristic diagram illustrating output voltage characteristics, and FIG. 3B is a characteristic diagram illustrating output current characteristics.
【図４】従来の回路における出力特性のシュミレーショ
ン結果の例を示す特性線図であり、図４（ａ）は出力電
圧特性を、図４（ｂ）は出力電流特性を示す特性線図で
ある。4A and 4B are characteristic diagrams illustrating examples of simulation results of output characteristics in a conventional circuit, FIG. 4A is a characteristic diagram illustrating output voltage characteristics, and FIG. 4B is a characteristic diagram illustrating output current characteristics. .
【図５】従来パワーアンプの回路例を示す回路図であ
る。FIG. 5 is a circuit diagram showing a circuit example of a conventional power amplifier.
１…差動増幅回路 ２…ボルテージフォロア回路 ３…出力回路 ４…差動増幅器 ７…第１のトランジスタ ８…第２のトランジスタ ９…第３のトランジスタ １３…第７のトランジスタ １４…第８のトランジスタ １９…第１の出力用増幅器 ２０…第２の出力用増幅器 ２１…カレントミラー回路 DESCRIPTION OF SYMBOLS 1 ... Differential amplifier circuit 2 ... Voltage follower circuit 3 ... Output circuit 4 ... Differential amplifier 7 ... First transistor 8 ... Second transistor 9 ... Third transistor 13 ... Seventh transistor 14 ... Eighth transistor 19: first output amplifier 20: second output amplifier 21: current mirror circuit
Claims (6)
出力する差動増幅回路と、 前記差動増幅回路の２つの差動出力信号をそれぞれ増幅
して出力する出力回路と、 前記差動増幅回路の差動出力信号の極性に応じて前記差
動増幅回路の２つの差動出力信号が出力される一方の出
力端子側の電圧を所定電圧に保持する電圧保持回路と、 を具備してなることを特徴とするパワーアンプ。A differential amplifier circuit that outputs two differential output signals with respect to an input signal; an output circuit that amplifies and outputs two differential output signals of the differential amplifier circuit; A voltage holding circuit for holding a voltage at one output terminal of the differential amplifier circuit at which one of two differential output signals is output in accordance with the polarity of the differential output signal of the dynamic amplifier circuit at a predetermined voltage. A power amplifier characterized by:
る電流出力型の差動増幅器を用いてなるものである一
方、 出力回路は、差動増幅回路の非反転出力信号を増幅する
電流出力型の第１の出力用増幅器と、 前記第１の出力用増幅器の出力電流の向きを反転して出
力端子に出力するカレントミラー回路と、 差動増幅回路の反転出力信号を増幅して出力端子に出力
する電流出力型の第２の出力用増幅器と、 を具備してなることを特徴とする請求項１記載のパワー
アンプ。2. The differential amplifier circuit uses a current output type differential amplifier that outputs a differential output signal, while the output circuit amplifies a non-inverted output signal of the differential amplifier circuit. A first output amplifier of a current output type, a current mirror circuit for inverting the direction of the output current of the first output amplifier and outputting it to an output terminal, and amplifying an inverted output signal of a differential amplifier circuit The power amplifier according to claim 1, further comprising: a second output amplifier of a current output type that outputs to an output terminal.
端子に印加された演算増幅器と、 差動増幅回路の差動出力信号端子の何れか一方を、差動
出力信号の極性に応じて選択的に前記演算増幅器の他方
の入力端子に接続状態とするスイッチング素子と、を具
備してなると共に、 前記演算増幅器の出力信号が、前記スイッチング素子を
介して前記演算増幅器の他方の入力端子へ帰還されるよ
う構成されてなることを特徴とする請求項２記載のパワ
ーアンプ。3. The voltage holding circuit according to claim 1, wherein one of the operational amplifier to which a predetermined voltage is applied to one input terminal and the differential output signal terminal of the differential amplifier circuit is connected in accordance with the polarity of the differential output signal. A switching element selectively connected to the other input terminal of the operational amplifier, and an output signal of the operational amplifier is supplied to the other input terminal of the operational amplifier via the switching element. 3. The power amplifier according to claim 2, wherein the power amplifier is configured to be fed back.
ランジスタを用いてなり、この２つのｐｎｐ型トランジ
スタのエミッタ同士は相互に接続されると共に定電流源
に接続される一方、コレクタ同士は相互に接続されると
共に演算増幅器の他方の入力端子に接続され、前記２つ
のｐｎｐ型トランジスタの内、一方のトランジスタのベ
ースは、差動増幅回路の一方の差動出力信号端子に、他
方のトランジスタのベースは、差動増幅回路の他方の差
動出力信号端子に、それぞれ接続されてなることを特徴
とする請求項３記載のパワーアンプ。4. The switching element uses two pnp transistors. The emitters of the two pnp transistors are connected to each other and connected to a constant current source, while the collectors are connected to each other. Connected to the other input terminal of the operational amplifier. The base of one of the two pnp transistors is connected to one differential output signal terminal of the differential amplifier circuit, and the base of the other transistor is connected to the other. 4. The power amplifier according to claim 3, wherein the power amplifier is connected to the other differential output signal terminal of the differential amplifier circuit.
トランジスタを用いてなることを特徴とする請求項４記
載のパワーアンプ。5. The power amplifier according to claim 4, wherein an npn transistor is used instead of the pnp transistor.
トランジスタを用いてなることを特徴とする請求項４記
載のパワーアンプ。6. The power amplifier according to claim 4, wherein a field effect transistor is used instead of the pnp transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31565996A JP3733188B2 (en) | 1996-11-13 | 1996-11-13 | Power Amplifier |
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| Application Number | Priority Date | Filing Date | Title |
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| JP31565996A JP3733188B2 (en) | 1996-11-13 | 1996-11-13 | Power Amplifier |
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| Publication Number | Publication Date |
|---|---|
| JPH10145155A true JPH10145155A (en) | 1998-05-29 |
| JP3733188B2 JP3733188B2 (en) | 2006-01-11 |
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ID=18068044
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP3733188B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098845A (en) * | 2006-10-10 | 2008-04-24 | New Japan Radio Co Ltd | Differential amplifier circuit |
| CN102879758A (en) * | 2012-09-18 | 2013-01-16 | 广东电网公司电力科学研究院 | Standard source and detecting device both used for detecting harmonic influence quantity of electronic current transformer |
-
1996
- 1996-11-13 JP JP31565996A patent/JP3733188B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098845A (en) * | 2006-10-10 | 2008-04-24 | New Japan Radio Co Ltd | Differential amplifier circuit |
| CN102879758A (en) * | 2012-09-18 | 2013-01-16 | 广东电网公司电力科学研究院 | Standard source and detecting device both used for detecting harmonic influence quantity of electronic current transformer |
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| Publication number | Publication date |
|---|---|
| JP3733188B2 (en) | 2006-01-11 |
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